[發明專利]集成電路器件及其形成方法

在審

• 申請號: 202010559040.5
• 申請日: 2020-06-18
• 公開（公告）號: CN112117273A
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 簡紹倫;江庭瑋;莊惠中;蘇品岱
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L21/8234;H01L21/8238
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種集成電路器件包括第一電源軌、在第一方向上延伸的第一有源區以及接觸第一有源區并且在垂直于第一方向的第二方向上延伸的多個柵極。第一晶體管包括第一有源區和柵極中的第一柵極。第一晶體管具有第一閾值電壓(VT)。第二晶體管包括第一有源區和柵極中的第二柵極。第二晶體管具有不同于第一VT的第二VT。打結晶體管位于第一晶體管和第二晶體管之間，并且包括第一有源區和柵極中的第三柵極，其中第三柵極連接至第一電源軌。本發明的實施例還涉及形成集成電路器件的方法。

技術領域

本發明的實施例涉及集成電路器件及其形成方法。

背景技術

諸如鰭基金屬氧化物半導體場效應晶體管(FinFET)的垂直半導體器件是半導體襯底的表面上的三維結構。鰭從襯底的主體向上延伸，并且可以通過在襯底上沉積鰭材料，蝕刻襯底的非鰭區或其組合來形成。FET的溝道形成在該垂直鰭中，并且在鰭上方(例如，包裹)提供柵極。將柵極包裹在鰭周圍增加了溝道區域和柵極之間的接觸面積，并且允許柵極從兩側控制溝道。隨著集成電路器件變小，器件之間的間距或“節距”可能會導致相鄰器件之間的電磁干擾。

可以將諸如FinFET的相鄰器件電隔離，其中可以將相鄰的晶體管用作隔離器件。這樣的隔離器件可以稱為“打結”器件，其中，打結器件的有源區設置為斷開狀態。可以偏置隔離器件的柵極(“打結柵極”)以將隔離器件置于斷開狀態并為相鄰的有源器件提供隔離。

發明內容

本發明的實施例提供了一種集成電路器件，包括：第一電源軌；第一有源區，在第一方向上延伸；多個柵極，接觸所述第一有源區并且在垂直于所述第一方向的第二方向上延伸；第一晶體管，包括所述第一有源區和所述柵極中的第一柵極，所述第一晶體管具有第一閾值電壓(VT)；第二晶體管，包括所述第一有源區和所述柵極中的第二柵極，所述第二晶體管具有不同于所述第一閾值電壓的第二閾值電壓；以及打結晶體管，位于所述第一晶體管和所述第二晶體管之間，所述打結晶體管包括所述第一有源區和所述柵極中的第三柵極，其中，所述第三柵極連接至所述第一電源軌。

本發明的另一實施例提供了一種集成電路器件，包括：第一電源軌；第二電源軌；第一鰭，在第一方向上延伸；第一P型金屬氧化物半導體晶體管，包括所述第一鰭和第一柵極，所述第一P型金屬氧化物半導體晶體管具有第一閾值電壓(VT)，所述第一柵極在垂直于所述第一方向的第二方向上延伸；第二P型金屬氧化物半導體晶體管，包括所述第一鰭和在所述第二方向上延伸的第二柵極，所述第二P型金屬氧化物半導體晶體管具有不同于所述第一閾值電壓的第二閾值電壓，并且其中，所述第二柵極連接至所述第一電源軌；第二鰭，在所述第一方向上延伸；第一N型金屬氧化物半導體晶體管，包括所述第二鰭和所述第一柵極，所述第一N型金屬氧化物半導體晶體管具有所述第一閾值電壓；第二N型金屬氧化物半導體晶體管，包括所述第二鰭和所述第二柵極，所述第二N型金屬氧化物半導體晶體管具有所述第二閾值電壓，并且其中，所述第二柵極連接至所述第二電源軌。

本發明的又一實施例提供了一種形成集成電路器件的方法，包括：在襯底上形成第一有源區，其中，所述第一有源區包括第一閾值電壓(VT)區域和第二閾值電壓區域；形成第一柵極，所述第一柵極接觸所述第一有源區的所述第一閾值電壓區域以形成具有第一閾值電壓的第一晶體管；形成第二柵極，所述第二柵極接觸所述第一有源區的所述第二閾值電壓區域，以形成具有不同于所述第一閾值電壓的第二閾值電壓的第二晶體管；形成第三柵極，所述第三柵極接觸位于所述第一柵極和所述第二柵極之間的所述第一有源區，以形成位于所述第一晶體管和所述第二晶體管之間的打結晶體管；以及將所述第三柵極連接至電源軌，以將所述打結晶體管保持在斷開狀態。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是示出根據一些實施例的半導體器件的示例的框圖。