[發明專利]半導體裝置以及其制作方法

有效

• 申請號: 202010558034.8
• 申請日: 2020-06-18
• 公開（公告）號: CN113823676B
• 公開（公告）日: 2023-07-04
• 發明（設計）人: 李翔;陳鼎龍
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L29/417
• 分類號: H01L29/417;H01L29/423;H01L23/538;H01L29/78;H01L21/34;H01L21/44;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體裝置以及其制作方法，其中該半導體裝置包括介電結構、第一源極/漏極電極、第二源極/漏極電極、氧化物半導體層、柵極介電層以及第一柵極。第一源極/漏極電極設置于介電結構之內。氧化物半導體層于垂直方向上設置于第一源極/漏極電極上。第二源極/漏極電極于垂直方向上設置于氧化物半導體層上。柵極介電層設置于介電結構上且于水平方向上圍繞氧化物半導體層。柵極介電層包括第一部分與第二部分。第一部分沿水平方向延伸。第二部分設置于第一部分上且沿垂直方向延伸。第一柵極設置于柵極介電層的第一部分上。

技術領域

本發明涉及一種半導體裝置以及其制作方法，尤其是涉及一種具有氧化物半導體層的半導體裝置以及其制作方法。

背景技術

半導體集成電路的技術隨著時間不斷地進步成長，每個新世代制作工藝下的產品都較前一個世代具有更小且更復雜的電路設計。在各芯片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件幾何尺寸需越來越小。一般的半導體制作工藝可大略分為用以于晶片上形成晶體管的前段(front?end?of?line，FEOL)制作工藝以及于晶體管上形成接觸結構、層間介電層、互連結構以及接觸墊等部件的后段(back?end?of?line，BEOL)制作工藝。然而，隨著集成電路的積集度要求越來越高，許多主動(有源)或/及被動(無源)元件也被設計于BEOL制作工藝中形成，因此造成制作工藝復雜度與制造成本提高。

發明內容

本發明提供了一種半導體裝置以及其制作方法，利用于氧化物半導體層在垂直方向上的相對兩側設置源極/漏極電極，由此達到簡化相關制作工藝或/及降低制造成本的效果。

本發明的一實施例提供一種半導體裝置，其包括一介電結構、一第一源極/漏極電極、一第二源極/漏極電極、一氧化物半導體層、一柵極介電層以及一第一柵極。第一源極/漏極電極設置于介電結構之內。氧化物半導體層于一垂直方向上設置于第一源極/漏極電極上。第二源極/漏極電極于垂直方向上設置于氧化物半導體層上。柵極介電層設置于介電結構上且于一水平方向上圍繞氧化物半導體層。柵極介電層包括一第一部分與一第二部分。第一部分沿水平方向延伸，而第二部分設置于第一部分上且沿垂直方向延伸。第一柵極設置于柵極介電層的第一部分上。

本發明的一實施例提供一種半導體裝置的制作方法，包括下列步驟。在一介電結構之內形成一第一源極/漏極電極。在一垂直方向上，在第一源極/漏極電極上形成一氧化物半導體層。在介電結構上形成一柵極介電層。柵極介電層于一水平方向上圍繞氧化物半導體層，且柵極介電層包括一第一部分與一第二部分。第一部分沿水平方向延伸，而第二部分設置于第一部分上且沿垂直方向延伸。在柵極介電層的第一部分上形成一第一柵極。在垂直方向上，在氧化物半導體層上形成一第二源極/漏極電極。

附圖說明

圖1為本發明第一實施例的半導體裝置的示意圖；

圖2為本發明第一實施例的半導體裝置的部分放大示意圖；

圖3至圖13為本發明第一實施例的半導體裝置的制作方法示意圖，其中

圖4為圖3之后的狀況示意圖；

圖5為圖4之后的狀況示意圖；

圖6為圖5之后的狀況示意圖；

圖7為圖6之后的狀況示意圖；

圖8為圖7之后的狀況示意圖；

圖9為圖8之后的狀況示意圖；

圖10為圖9之后的狀況示意圖；

圖11為圖10之后的狀況示意圖；

圖12為圖11的部分區域的上視示意圖；

圖13為圖11之后的狀況示意圖；

圖14為本發明第二實施例的半導體裝置的示意圖；