[發明專利]測試結構，晶圓及測試結構的制作方法

有效

• 申請號: 202010555569.X
• 申請日: 2020-06-17
• 公開（公告）號: CN111883514B
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 劉釗;熊濤;許毅勝
• 申請（專利權）人: 上海格易電子有限公司;北京兆易創新科技股份有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;H01L21/265
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 馮麗欣

公開了一種集成電路的測試結構，包括多組第一摻雜指和多組第二摻雜指，其中，至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第一方向的交叉指型配置，至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。本申請的集成電路的測試結構，能夠檢測芯片中不同方向的寄生結的擊穿特性，同時能夠兼顧遮擋效應帶來的影響，從而更好的監測了集成電路制造過程中的復雜性，提高了半導體集成電路的良率和可靠性。

技術領域

本發明涉及集成電路技術領域，特別涉及一種測試結構，測試結構的制作方法，以及晶圓。

背景技術

集成電路的制造需要根據指定的電路布局在特定的襯底面積上形成大量的電路組件。CMOS由于在工作速度和成本效率上都具有較佳的特性，因此在集成電路中形成有數百萬個。

閃存(Flash)芯片在進行讀寫擦操作時需要采用比電源電壓高的多的電壓(例如閃存芯片可能會使用+11V的正高壓和-11V的負高壓)，這就導致了閃存芯片中器件內部和/或不同器件之間的隔離要求越來越高，這種要求不僅包括器件本身的設計(針對寄生PN結和寄生BJT (Bipolar Junction Transistor))需要不斷提高，也包括測試這些寄生PN 結和寄生BJT的測試結構也需要提高。隨著晶體管尺寸的不斷微縮，集成電路設計越來越復雜，寄生PN結，寄生BJT以及離子注入的遮擋效應(shadow effect)越來越嚴重，對測試結構的要求會越來越高。

遮擋效應與離子注入的方向及光刻膠厚度有關,存儲器的電路在布圖時因空間限制,同樣的電路會有不同方向的配置,導致實際集成電路結構中的電性特性會因離子注入的方向不同而有差異,為了監測實際集成電路結構中的電性特性，本發明提供一種半導體集成電路的測試結構能夠反應各方向的電路組件的寄生情況和離子注入的遮擋(shadow)效應。

發明內容

鑒于上述問題，本發明的目的在于提供一種測試結構，通過分別沿第一方向和第二方向交叉指型配置的多個測試結，能夠檢測芯片中不同方向的寄生結的擊穿特性，同時能夠兼顧遮擋效應帶來的影響，從而更好的監測了集成電路制造過程中的復雜性，提高了半導體集成電路的良率和可靠性。

根據本發明的一方面，提供一種測試結構。所述測試結構包括多組第一摻雜指以及多組第二摻雜指。至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第一方向的交叉指型配置，至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。

根據本發明的另一方面，提供一種晶圓。所述晶圓包括芯片陣列和上述測試結構。

根據本發明的又一方面，提供一種測試結構的制作方法。所述方法包括：形成多組第一摻雜指；形成摻雜區域；以及在摻雜區域中形成多組第二摻雜指。其中，所述多組第二摻雜指形成在所述摻雜區域中，至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第一方向的交叉指型配置，至少一組所述第一摻雜指和至少一組所述第二摻雜指設置為沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。

本發明提供的半導體集成電路的測試結構，通過分別沿第一方向和第二方向交叉指型配置的多個測試結，能夠檢測芯片中不同方向的寄生結的擊穿特性，同時能夠兼顧遮擋效應帶來的影響，從而更好的監測了集成電路制造過程中的復雜性，以確保芯片中電路的電性特性都能符合要求，提高了半導體集成電路的良率和可靠性。

附圖說明

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1a和圖1b為半導體晶圓的示意圖；

圖2a為芯片中CMOS的剖面圖；

圖2b為受到遮擋效應影響的CMOS的剖面圖；

圖3a為本發明實施例一的測試結構的俯視圖；