[發明專利]一種無基板系統級封裝結構、方法及電子產品

在審

• 申請號: 202010550624.6
• 申請日: 2020-06-16
• 公開（公告）號: CN111725153A
• 公開（公告）日: 2020-09-29
• 發明（設計）人: 王琇如
• 申請（專利權）人: 杰群電子科技（東莞）有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/498;H01L25/16;H01L21/56;H01L21/60
• 代理公司: 北京澤方譽航專利代理事務所(普通合伙) 11884
• 代理人: 唐明磊

本申請實施例公開了一種無基板系統級封裝結構、方法及電子產品。本申請實施例提供的技術方案通過重布線層引出第一芯片的引腳，通過第一封裝層對第一芯片和被動元件進行封裝，并將第二芯片的引腳穿過第一芯片連接于重布線層，從而將第二芯片的引腳引出至重布線層，通過第二封裝層對第二芯片進行封裝，并可利用重布線層上的焊錫凸塊與外界進行電性連接，減少了因鍵合金屬絲的連接而導致封裝層體積過大，而導致封裝結構體積過大的問題，并有效減低因鍵合金屬絲的打線制程的不穩定而導致產品質量不良的問題，提高產品生產效率和產品質量，同時，添加的被動元件可使產品具有更多的功能。

技術領域

本申請實施例涉及半導體封裝技術領域，尤其涉及一種無基板系統級封裝結構、方法及電子產品。

背景技術

半導體是一種導電能力介于導體與非導體之間的材料，半導體元件根據半導體材料的特性，屬于固態元件，其體積可以縮小到很小的尺寸，因此耗電量少，集成度高，在電子技術領域獲得了廣泛的應用。

現有的芯片堆疊封裝方案一般是將第一芯片和第二芯片封裝在塑封層內，第二芯片設置于第一芯片上方，并在塑封層內設置導電插塞，導電插塞的底端電連接第一芯片的引腳，頂端通過鍵合金屬絲連接第二芯片的引腳。這種封裝方式需要較大體積的塑封層，導致芯片的封裝體積過大。

發明內容

本申請實施例提供一種無基板系統級封裝結構、方法及電子產品，其能夠解決現有技術中存在的上述問題。

一方面，提供一種無基板系統級封裝結構，包括重布線層、第一芯片、第二芯片、第一封裝層和第二封裝層，所述第一芯片和所述第二芯片分別通過第一封裝層和第二封裝層進行封裝，所述第一封裝層位于所述重布線層和所述第二封裝層之間，所述第一芯片的引腳連接于所述重布線層，所述第二芯片的引腳穿過所述第一芯片連接于所述重布線層，所述重布線層背向所述第一芯片的一面設置有焊錫凸塊。

作為所述的無基板系統級封裝結構的一種優選的技術方案，在所述第一芯片上設置有通孔，所述通孔內填充有導電材料，導電材料的兩端分別電連接重布線層和第二芯片的引腳。

作為所述的無基板系統級封裝結構的一種優選的技術方案，所述第一封裝層內設置有多個被動元件，所述被動元件電連接于所述重布線層。

作為所述的無基板系統級封裝結構的一種優選的技術方案，所述第一封裝層和所述第二封裝層由環氧樹脂封裝材料形成。

另一方面，提供一種無基板系統級封裝方法，包括以下步驟：

S1、對第一芯片進行封裝，以形成第一封裝層，在所述第一封裝層底側設置重布線層，并將所述第一芯片的引腳連接于所述重布線層；

S2、將第二芯片設置于所述第一芯片的上方，并使所述第二芯片的引腳穿過所述第一芯片連接于所述重布線層；

S3、對所述第二芯片進行封裝，以形成第二封裝層。

作為所述的無基板系統級封裝方法的一種優選的技術方案，步驟S1具體包括：

S11、對第一芯片和設置于所述第一芯片周圍的多個被動元件進行封裝，以形成第一封裝層；

S12、在所述第一封裝層底側設置重布線層，并使得所示第一芯片的引腳和所述被動元件電連接于所述重布線層；

S13、在所述重布線層的底側植入錫球，以形成焊錫凸塊。

作為所述的無基板系統級封裝方法的一種優選的技術方案，步驟S13之后，還包括：

S14、進行開短路測試。

作為所述的無基板系統級封裝方法的一種優選的技術方案，步驟S2具體包括：將第二芯片設置于所述第一芯片的上方，在所述第一芯片上設置通孔，往所述通孔內填充導電材料，并使所述導電材料的兩端分別電連接所述重布線層和所述第二芯片的引腳。