[發明專利]芯片內部頂層到外部頂層連線的檢測系統及應用

在審

• 申請號: 202010550222.6
• 申請日: 2020-06-16
• 公開（公告）號: CN111859845A
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 袁力;胡揚央;查翔;韋虎;張地;張未
• 申請（專利權）人: 眸芯科技（上海）有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了芯片內部頂層到外部頂層連線的檢測系統及應用，涉及芯片開發技術領域。所述檢測系統，包括激勵裝置、監控裝置、對比裝置和比對參考裝置，激勵裝置用于將高電平信號施加給chip_top層的所有接口，以及將相同的高電平信號發送給對比裝置；監控裝置用于監測dut_top層的仿真結果并反饋給對比裝置；對比裝置對接收的信息進行比對以判斷芯片內部頂層到外部頂層的連線是否正確；比對參考裝置用于記錄dut_top層的接口信號，并基于歷史記錄的接口信號生成比對參考數據并發送給對比裝置。本發明實現了芯片內部頂層到外部頂層連線的自動檢查，縮減了驗證模型接口檢測的時間開銷。

技術領域

本發明涉及芯片開發技術領域，尤其涉及一種芯片驗證中內部頂層到外部頂層連線的檢測系統及應用。

背景技術

在芯片進行研發和制造的過程中，需要進行芯片驗證。目前的芯片驗證過程可以概括如下：激勵產生器負責產生各種激勵，在某一時刻預先產生好一個報文和處理該報文所需的控制信號，存在一處隊列中；根據待測試設計dut(Device Under Test，也稱待測實體或待測設備)的輸入接口時序特征，這些報文數據和控制信號，被分成不同的碎片，以時間先后順序發出，送給符合待測試設計要求的激勵波形；驗證模型作為待測試設計的軟件實現，必須和待測試設計的功能行為一致，所以驗證模型也需要模擬待測試設計的接口設計，根據激勵產生的時序要求，去接收對應的數據和控制信號，以報文處理模塊為例，當一個報文所需的所有內容都接收好后，再一并對報文進行處理。

對于芯片RTL(Register Transfer Level，寄存器轉換級電路)代碼的頂層(top層)，只有需要進行IO(In/Out，輸入/輸出)交互的內部信號，才需要連接到芯片的外部頂層形成芯片內部頂層到外部頂層連線，而其它的內部信號是不需要連接到芯片的外部頂層。如果芯片上面的某個信號沒有被灌激勵，在芯片的仿真波形當中就會呈現高阻狀態。

隨著集成電路規模的增大和驗證的復雜性，接口設計愈發復雜，一方面，設計人員可能花費大量精力在驗證模型自身的接口設計上，而芯片驗證的重點應該是待測試設計的功能和行為，在接口設計上的花費的大量精力一定程度上影響了芯片驗證效率。另一方面，當芯片的內部頂層到外部頂層連線出現問題時——比如由于設計人員疏忽，在將上述需要進行IO交互的內部信號連接到芯片外部頂層的過程當中，少連接了幾個內部信號到外部頂層?，F有的解決方案通常是通過pinglist(pinglist是芯片設計人員編寫的一份關于芯片IO接口映射數據的文件)文檔進行核對，所述pinglist文檔中記載了哪些內部信號需要拉到外部頂層；然后，用腳本將pinglist文檔中的上述需要拉到外部頂層的信號拉到外部頂層。具體的，通常用腳本對芯片頂層(chip_top層)的信號進行提取，然后按照verilog語言的語法格式將對應的信號定義為In/Out類型，即該信號為需要進行IO交互的信號。然而，由于pinglist文檔需要芯片設計人員參與編寫，由于人工的參與，不可避免的會出現pinglist文檔中遺漏了或錯誤記載了需要連接到外部頂層的信號信息，從而導致腳本中通過pinglist文檔生成的RTL源代碼的頂層也遺漏了信號或出現錯誤信息。也就是說，人工操作增加了錯誤出現的風險，且由于接口設計的復雜，錯誤檢測難度增加，加大了驗證模型的實現難度和時間開銷，對于芯片設計的進度不利。

發明內容

本發明的目的在于：克服現有技術的不足，提供了一種芯片內部頂層到外部頂層連線的檢測系統及應用。本發明通過設置對比裝置對激勵裝置發送的高電平信號和監控裝置的判斷結果進行比對以判斷芯片內部頂層到外部頂層的連線是否正確，并通過比對參考裝置生成比對參考數據以便對比裝置確定需要進行比對的接口信號，實現了芯片內部頂層到外部頂層連線的自動檢查，縮減了驗證模型接口檢測的時間開銷。

為實現上述目標，本發明提供了如下技術方案：

一種芯片內部頂層到外部頂層連線的檢測系統，所述系統包括激勵裝置、監控裝置、對比裝置和比對參考裝置；