[發(fā)明專利]一種基于多處理器的CPCI并行處理系統(tǒng)及方法在審
| 申請?zhí)枺?/td> | 202010549737.4 | 申請日： | 2020-06-16 |
| 公開（公告）號： | CN111708636A | 公開（公告）日： | 2020-09-25 |
| 發(fā)明（設(shè)計）人： | 劉鋒;趙瑞丹;閆盼;杭欣靜 | 申請（專利權(quán)）人： | 西安微電子技術(shù)研究所 |
| 主分類號： | G06F9/50 | 分類號： | G06F9/50;G06F15/163 |
| 代理公司： | 西安通大專利代理有限責(zé)任公司 61200 | 代理人： | 姚詠華 |
| 地址： | 710065 陜西*** | 國省代碼： | 陜西;61 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 基于 處理器 cpci 并行 處理 系統(tǒng) 方法 | ||
1.一種基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，包括主CPU板和多塊并行計算板，每塊并行計算板包括從CPU芯片和FPGA芯片；
從CPU芯片與主CPU板通過CPCI總線進行數(shù)據(jù)交互；
主CPU板和從CPU芯片均采用龍芯CPU。
2.根據(jù)權(quán)利要求1所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，從CPU芯片與FPGA芯片通過DDR總線進行數(shù)據(jù)交互。
3.根據(jù)權(quán)利要求2所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，從CPU芯片作為DDR總線的主控器。
4.根據(jù)權(quán)利要求1所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，主CPU板采用國產(chǎn)龍芯2J處理器。
5.根據(jù)權(quán)利要求1所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，從CPU芯片采用龍芯2F處理器。
6.根據(jù)權(quán)利要求1所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，F(xiàn)PGA芯片采用V6系列芯片。
7.根據(jù)權(quán)利要求5所述的基于多處理器的CPCI并行處理系統(tǒng)，其特征在于，F(xiàn)PGA芯片的型號為XC6VSX315T-1FFG1156I。
8.一種基于多處理器的CPCI并行處理方法，其特征在于，基于權(quán)利要求1～7所述的CPCI并行處理系統(tǒng)，包括以下步驟：
(1)主CPU板將運算任務(wù)分配給并行計算板分別進行計算；
(2)并行計算板的從CPU芯片處理主CPU板分發(fā)下來的任務(wù)后，同時將計算任務(wù)中的數(shù)值積分運算交給FPGA芯片處理；
(3)FPGA芯片處理數(shù)值積分運算后，將結(jié)果返回給從CPU芯片，從CPU芯片將結(jié)果再返還給主CPU板。
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