[發明專利]一種基于FPGA的反饋式級聯板卡同步處理方法有效
| 申請號： | 202010540678.4 | 申請日： | 2020-06-15 |
| 公開（公告）號： | CN111694790B | 公開（公告）日： | 2023-08-29 |
| 發明（設計）人： | 王帥;姜凱;趙鑫鑫;郝紅 | 申請（專利權）人： | 浪潮集團有限公司 |
| 主分類號： | G06F15/78 | 分類號： | G06F15/78 |
| 代理公司： | 濟南信達專利事務所有限公司 37100 | 代理人： | 闞恭勇 |
| 地址： | 250100 山東*** | 國省代碼： | 山東;37 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 反饋 級聯 板卡 同步 處理 方法 | ||
本發明提供一種基于FPGA的反饋式級聯板卡同步處理方法，屬于FPGA應用技術領域，本發明包括用于同步信號生成和延遲計算的主控板卡，以及多個AD/DA板卡；多個AD/DA板卡并行連接到主控板卡，接收主卡下發的同步信號和同步延遲數據；主控板卡用于產生同步信號，不計算到不同板卡間的同步延時。本方法可實現多板卡的高精度同步處理，方法簡單、通用性高。
技術領域
本發明涉及FPGA應用技術，尤其涉及一種基于FPGA的反饋式級聯板卡同步處理方法。
背景技術
多個AD或DA板卡進行同步處理時，常規的一主卡多從卡的脈沖觸發方式，同步脈沖在到達各個板卡時會存在時間差，為降低時間差而進行的布線難度較大且精度不易控制。
發明內容
為了解決以上技術問題，本發明提供了一種基于FPGA的反饋式級聯板卡同步處理方法。
本發明的技術方案是：
一種基于FPGA的反饋式級聯板卡同步處理方法，利用FPGA，進行反饋通信計數，計算級聯板卡的同步延遲計算，并進行同步處理。
包括依次連接的主控板卡和數個AD/DA板卡，所述AD/DA板卡并行連接到主控板卡。
AD/DA板卡的同步信號接口連接到主控板卡的同一同步信號產生接口，AD/DA板卡的串口信號連接到主控板卡的同一串口，AD/DA板卡的數據接口單獨連接到主控板卡。
主控板卡內含FPGA模塊，用于產生同步信號，與多個AD/DA板卡的數據通信，計算主控板卡同步信號到達多個AD/DA板卡的延時，并計算每個從卡在接收到同步信號后，需要延遲的時間，通過串口發送給各個從卡。
AD/DA板卡包括FPGA模塊、AD模塊和DA模塊，用于反饋主控板卡發送的同步信號，并在接收到同步延遲數據后，設置AD模塊和DA模塊的同步信號生成方式。
進一步的，
主控板卡包含的FPGA模塊，可設定同步信號生成時，相對于時鐘脈沖的延遲時間，將延遲時間精度設定為時鐘周期的十分之一，共10個延遲等級。
主控板卡與AD/DA板卡的同步延遲時間計算過程如下：
S1、上電后，主控板卡通過數據接口為每個AD/DA板卡設定獨有的ID編號；
S2、主卡串口發送第一個AD/DA板卡的ID編號，等待對應AD/DA板卡反饋的握手回復；
S3、接收到握手信號后，主控板卡設定同步信號生成延遲為0，通過sync接口發送同步信號脈沖，并開始計數，AD/DA板卡接收到同步信號后，向主控板卡發送反饋的同步脈沖信號；
S4、主控板卡接收到反饋的同步脈沖信號后，停止計數，并記錄所需要的同步延遲時間T1；
S5、主控板卡設定同步信號生成延遲為1，通過sync接口發送同步信號脈沖，并開始計數，在接收到反饋的同步脈沖信號后，停止計數，記錄所需要的同步延遲時間T2；
S6、逐級增大主控板卡設定的同步信號生成延遲時間，通過sync接口發送同步信號脈沖，并開始計數，在接收到反饋的同步脈沖信號后，停止計數，記錄所需要的同步延遲時間T2，當T2不等于T1時，記錄主控板卡設定的同步信號生成延遲為x1；
S7、主控板卡重新發送第一個AD/DA板卡的ID編號，停止對第一個AD/DA板卡的同步延遲計算；
S8、重復步驟S2到S7，記錄主控板卡到所有AD/DA板卡的同步延遲周期和同步信號生成時的延遲等級。
進一步的，
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