[發明專利]一種基于FPGA的反饋式級聯板卡同步處理方法有效
| 申請號： | 202010540678.4 | 申請日： | 2020-06-15 |
| 公開（公告）號： | CN111694790B | 公開（公告）日： | 2023-08-29 |
| 發明（設計）人： | 王帥;姜凱;趙鑫鑫;郝紅 | 申請（專利權）人： | 浪潮集團有限公司 |
| 主分類號： | G06F15/78 | 分類號： | G06F15/78 |
| 代理公司： | 濟南信達專利事務所有限公司 37100 | 代理人： | 闞恭勇 |
| 地址： | 250100 山東*** | 國省代碼： | 山東;37 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 反饋 級聯 板卡 同步 處理 方法 | ||
1.一種基于FPGA的反饋式級聯板卡同步處理方法，其特征在于，
將一個以上的AD/DA板卡并行連接到主控板卡；AD/DA板卡接收主卡下發的同步信號和同步延遲數據；主控板卡用于產生同步信號，并計算到不同板卡間的同步延時；
AD/DA板卡的同步信號接口連接到主控板卡的同一同步信號產生接口，AD/DA板卡的串口信號連接到主控板卡的同一串口；AD/DA板卡的數據接口單獨連接到主控板卡；
所述主控板卡內含FPGA模塊，用于產生同步信號，計算主控板卡同步信號到達AD/DA板卡的延時，以及與AD/DA板卡進行數據通信；
所述AD/DA板卡包括FPGA模塊、AD模塊、DA模塊；用于反饋主控板卡發送的同步信號，并在接收到同步延遲數據后，設置AD模塊和DA模塊的同步信號生成方式；
主控板卡包含的FPGA模塊，可設定同步信號生成時，相對于時鐘脈沖的延遲時間，將延遲時間精度設定為時鐘周期的十分之一，共10個延遲等級；
主控板卡與AD/DA板卡的同步延遲時間計算過程如下：
S1、上電后，主控板卡通過數據接口為每個AD/DA板卡設定獨有的ID編號；
S2、主卡串口發送第一個AD/DA板卡的ID編號，等待對應AD/DA板卡反饋的握手回復；
S3、接收到握手信號后，主控板卡設定同步信號生成延遲為0，通過sync接口發送同步信號脈沖，并開始計數，AD/DA板卡接收到同步信號后，向主控板卡發送反饋的同步脈沖信號；
S4、主控板卡接收到反饋的同步脈沖信號后，停止計數，并記錄所需要的同步延遲時間T1；
S5、主控板卡設定同步信號生成延遲為1，通過sync接口發送同步信號脈沖，并開始計數，在接收到反饋的同步脈沖信號后，停止計數，記錄所需要的同步延遲時間T2；
S6、逐級增大主控板卡設定的同步信號生成延遲時間，通過sync接口發送同步信號脈沖，并開始計數，在接收到反饋的同步脈沖信號后，停止計數，記錄所需要的同步延遲時間T2，當T2不等于T1時，記錄主控板卡設定的同步信號生成延遲為x1；
S7、主控板卡重新發送第一個AD/DA板卡的ID編號，停止對第一個AD/DA板卡的同步延遲計算；
S8、重復步驟S2到S7，記錄主控板卡到所有AD/DA板卡的同步延遲周期和同步信號生成時的延遲等級。
2.根據權利要求1所述的方法，其特征在于，
主控板卡計算出所有AD/DA板卡在接收到主控板卡發送的同步信號后，生成AD/DA板卡上AD模塊和DA模塊同步信號時，所需要延遲的時鐘周期數和延遲等級并通過串口發送給各個AD/DA板卡；AD/DA板卡記錄需要延遲的時鐘周期數和延遲等級。
3.根據權利要求2所述的方法，其特征在于，
主控板卡發送同步信號，各個AD/DA板卡根據記錄的延遲的時鐘周期數和延遲等級，生成AD模塊和DA模塊的所需同步信號。
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