[發(fā)明專利]半導體結(jié)構(gòu)及其制備方法

有效

• 申請?zhí)枺?/td>: 202010535142.3
• 申請日: 2020-06-12
• 公開（公告）號: CN113809079B
• 公開（公告）日: 2023-06-30
• 發(fā)明（設(shè)計）人: 劉志拯
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 華進聯(lián)合專利商標代理有限公司 44224
• 代理人: 杜娟娟

本申請涉及一種半導體結(jié)構(gòu)及其制備方法。在半導體結(jié)構(gòu)的制備方法中，于基底內(nèi)形成溝槽和硅通孔，其中溝槽貫穿第一導電類型的阱區(qū)并延伸至第一導電類型的阱區(qū)下方的基底。于溝槽的側(cè)壁形成重摻雜的第一電極層，第一電極層覆蓋溝槽的底部并延伸至第一導電類型的阱區(qū)內(nèi)。于第一電極層的表面以及溝槽的側(cè)壁形成電容介質(zhì)層，并于電容介質(zhì)層的表面形成第二電極層并填滿溝槽。于硅通孔的側(cè)壁形成介質(zhì)層，并于介質(zhì)層的表面形成互連結(jié)構(gòu)并填滿硅通孔。由于溝槽位于第一導電類型的阱區(qū)，且溝槽內(nèi)的第一電極層、電容介質(zhì)層以及第二電極層構(gòu)成去耦電容。半導體結(jié)構(gòu)制備方法簡單，可以避免DRAM去耦電容因工藝復(fù)雜導致工藝余量較小以及容易存在缺陷的問題。

技術(shù)領(lǐng)域

本申請涉及半導體技術(shù)領(lǐng)域，特別是涉及一種半導體結(jié)構(gòu)及其制備方法。

背景技術(shù)

動態(tài)隨機存取存儲器(Dynamic?Random?Access?Memory，DRAM)是一種半導體存儲器。在傳統(tǒng)方案中，DRAM中通常使用柱狀電容器作為去耦電容(decouple?capacitor)來維持電壓穩(wěn)定。

然而，在使用硅通孔(Through?Silicon?Via，TSV)技術(shù)進行高密度封裝時，TSV旁邊預(yù)留給去耦電容的區(qū)域小于DRAM陣列區(qū)域(cell區(qū))中的電容區(qū)域。另外，柱狀電容器的工藝復(fù)雜。因此，采用柱狀電容作為去耦電容存在工藝余量小或容易具有缺陷等問題。

發(fā)明內(nèi)容

基于此，有必要針對采用柱狀電容作為去耦電容存在工藝余量小且容易具有缺陷的問題，提供一種半導體結(jié)構(gòu)及其制備方法。

本申請?zhí)峁┮环N半導體結(jié)構(gòu)的制備方法，包括：

提供基底，并于所述基底內(nèi)形成第一導電類型的阱區(qū)；

于所述基底內(nèi)形成溝槽，所述溝槽貫穿所述第一導電類型的阱區(qū)并延伸至所述第一導電類型的阱區(qū)下方的所述基底內(nèi)；

于所述溝槽的側(cè)壁形成重摻雜的第一電極層，所述第一電極層覆蓋所述溝槽的底部，并自所述溝槽的底部延伸至所述第一導電類型的阱區(qū)內(nèi)；

于所述基底內(nèi)形成硅通孔，所述硅通孔位于所述第一導電類型的阱區(qū)一側(cè)；

于所述第一電極層的表面及所述溝槽的側(cè)壁形成電容介質(zhì)層，并于所述硅通孔的側(cè)壁形成介質(zhì)層；

于所述電容介質(zhì)層的表面形成第二電極層，并于所述介質(zhì)層的表面形成互連結(jié)構(gòu)；所述第二電極層填滿所述溝槽，且所述互連結(jié)構(gòu)填滿所述硅通孔。

在其中一個實施例中，在所述基底內(nèi)形成所述溝槽之前，還包括：

于所述基底上表面形成金屬層間絕緣層，并于所述金屬層間絕緣層內(nèi)形成導電結(jié)構(gòu)，所述導電結(jié)構(gòu)與所述第一導電類型的阱區(qū)電連接；所述溝槽及所述硅通孔均貫穿所述金屬層間絕緣層。

在其中一個實施例中，于所述電容介質(zhì)層的表面形成所述第二電極層，所述第二電極層可以為銅，還可以為不限于銅的其它金屬材料，并于所述介質(zhì)層的表面形成互連結(jié)構(gòu)之后，還包括：

于所述金屬層間絕緣層上表面形成互連金屬層，所述互連金屬層包括多條金屬連線。

在其中一個實施例中，于所述溝槽的側(cè)壁形成所述第一電極層包括：

于所述溝槽內(nèi)形成重摻雜的第一電極材料層；

對所述第一電極材料層進行熱處理，以于所述溝槽的側(cè)壁形成所述第一電極層。

在其中一個實施例中，所述第一電極層位于所述基底和所述第一導電類型的阱區(qū)內(nèi)，多個所述第一電極層通過所述第一導電類型的阱區(qū)實現(xiàn)電連接。

在其中一個實施例中，所述電容介質(zhì)層的厚度為1000～3000埃。

在其中一個實施例中，所述溝槽的深度為10～20微米。