[發明專利]半導體結構及其制備方法

有效

• 申請號: 202010535142.3
• 申請日: 2020-06-12
• 公開（公告）號: CN113809079B
• 公開（公告）日: 2023-06-30
• 發明（設計）人: 劉志拯
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 杜娟娟

1.一種半導體結構的制備方法，其特征在于，包括：

提供基底，并于所述基底內形成第一導電類型的阱區；

于所述基底內形成溝槽，所述溝槽貫穿所述第一導電類型的阱區并延伸至所述第一導電類型的阱區下方的所述基底內；

于所述溝槽的側壁形成重摻雜的第一電極層，所述第一電極層覆蓋所述溝槽的底部，并自所述溝槽的底部延伸至所述第一導電類型的阱區內；

于所述基底內形成硅通孔，所述硅通孔位于所述第一導電類型的阱區一側；

于所述第一電極層的表面及所述溝槽的側壁形成電容介質層，并于所述硅通孔的側壁形成介質層；

于所述電容介質層的表面形成第二電極層，并于所述介質層的表面形成互連結構；所述第二電極層填滿所述溝槽，且所述互連結構填滿所述硅通孔。

2.根據權利要求1所述的半導體結構的制備方法，其特征在于，在所述基底內形成所述溝槽之前，還包括：

于所述基底上表面形成金屬層間絕緣層，并于所述金屬層間絕緣層內形成導電結構，所述導電結構與所述第一導電類型的阱區電連接；所述溝槽及所述硅通孔均貫穿所述金屬層間絕緣層。

3.根據權利要求2所述的半導體結構的制備方法，其特征在于，于所述電容介質層的表面形成所述第二電極層，并于所述介質層的表面形成互連結構之后，還包括：

于所述金屬層間絕緣層上表面形成互連金屬層，所述互連金屬層包括多條金屬連線。

4.根據權利要求1所述的半導體結構的制備方法，其特征在于，于所述溝槽的側壁形成所述第一電極層包括：

于所述溝槽內形成重摻雜的第一電極材料層；

對所述第一電極材料層進行熱處理，以于所述溝槽的側壁形成所述第一電極層。

5.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述第一電極層位于所述基底和所述第一導電類型的阱區內，多個所述第一電極層通過所述第一導電類型的阱區實現電連接。

6.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述電容介質層的厚度為1000～3000埃。

7.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述溝槽的深度為10～20微米。

8.根據權利要求1所述的半導體結構的制備方法，其特征在于，所述硅通孔的深度為40～60微米。

9.一種半導體結構，其特征在于，包括：

基底，形成有溝槽；

第一導電類型的阱區，位于所述基底內；其中所述溝槽貫穿所述第一導電類型的阱區并延伸至位于所述第一導電類型的阱區下方的所述基底內；

去耦電容，位于所述溝槽內，所述去耦電容包括重摻雜的第一電極層、電容介質層以及第二電極層；其中，所述電容介質層覆蓋所述溝槽的側壁；所述第一電極層位于所述電容介質層與所述基底之間，且所述第一電極層自所述溝槽的底部延伸至所述第一導電類型的阱區內；所述第二電極層位于所述電容介質層的表面，且填滿所述溝槽；

硅通孔結構，位于所述基底內，且位于所述第一導電類型的阱區一側；所述硅通孔結構包括硅通孔、互連結構及介質層；其中，所述互連結構位于所述硅通孔內；所述介質層位于所述硅通孔內，且位于所述互連結構與所述基底之間。

10.根據權利要求9所述的半導體結構，其特征在于，所述半導體結構還包括：

金屬層間絕緣層，位于所述基底的表面；

導電結構，位于所述金屬層間絕緣層內，且與所述第一導電類型的阱區電連接；

其中，所述溝槽及所述硅通孔均貫穿所述金屬層間絕緣層。

11.根據權利要求10所述的半導體結構，其特征在于，所述基底和所述金屬層間絕緣層內包括多個所述溝槽以形成多個所述去耦電容，以維持多個不同電壓的穩定。