[發明專利]延遲鎖相回路裝置及其更新方法

在審

• 申請號: 202010528249.5
• 申請日: 2020-06-11
• 公開（公告）號: CN113808634A
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 奧野晉也
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C11/4076
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 朱穎;劉芳

本發明提供一種延遲鎖相回路裝置以及用于延遲鎖相回路的更新方法。延遲鎖相回路裝置包括延遲鎖相回路以及更新電路。延遲鎖相回路依據致能信號被致能，藉以對輸入時鐘進行延遲以提供延遲時鐘。更新電路包括旗標產生電路以及致能電路。旗標產生電路基于預設時間區間提供更新旗標。致能電路依據更新旗標以將致能信號觸發至第一邏輯電平，并在預設時間區間結束前將致能信號由第一邏輯電平轉態至第二邏輯電平。默認時間區間小于內存的刷新周期。

技術領域

本發明涉及一種延遲鎖相回路裝置及其更新方法，尤其涉及一種能夠降低消耗功率的延遲鎖相回路裝置及其更新方法。

背景技術

當DRAM溫度升高或降低時，延遲鎖相回路(Delay Locked Loop，DLL)會更新延遲碼以調整內存裝置內部的時序。一般來說，延遲鎖相回路可通過延遲碼進行隨時更新，藉以使延遲鎖相回路所提供的延遲時鐘能夠實時地隨著溫度變化而變化。然而，上述的方案具有很大的消耗功率。

發明內容

本發明提供一種能夠降低消耗功率的延遲鎖相回路裝置及其更新方法。

本發明的延遲鎖相回路裝置適用于內存裝置。延遲鎖相回路裝置包括延遲鎖相回路以及更新電路。延遲鎖相回路經配置以依據致能信號被致能后接收輸入時鐘，并且對輸入時鐘進行延遲以提供延遲時鐘。更新電路包括旗標產生電路以及致能電路。旗標產生電路經配置以基于一默認時間區間提供更新旗標。致能電路耦接于旗標產生電路以及延遲鎖相回路。致能電路經配置以依據更新旗標以將致能信號觸發至第一邏輯電平，并在預設時間區間結束前將致能信號由第一邏輯電平轉態至第二邏輯電平。默認時間區間小于內存裝置的刷新周期。

在本發明的對延遲鎖相回路進行更新的更新方法適用于內存裝置。更新方法包括：基于一預設時間區間提供更新旗標，其中預設時間區間小于內存裝置的刷新周期；依據更新旗標以將致能信號觸發至第一邏輯電平，并在預設時間區間結束前將致能信號由第一邏輯電平轉態至第二邏輯電平；以及依據致能信號致能延遲鎖相回路，藉以使延遲鎖相回路對輸入時鐘進行延遲以提供延遲時鐘。

基于上述，本發明是基于一預設時間區間提供更新旗標，依據更新旗標以將致能信號觸發至第一邏輯電平，并且在預設時間區間結束前將致能信號由第一邏輯電平轉態至第二邏輯電平。本發明是在預設時間區間內致能延遲鎖相回路。因此，延遲鎖相回路是在預設時間區間內才對延遲碼進行更新，藉以降低延遲鎖相回路的消耗功率。

附圖說明

包含附圖以便進一步理解本發明，且附圖并入本說明書中并構成本說明書的一部分。附圖說明本發明的實施例，并與描述一起用于解釋本發明的原理。

圖1是依據本發明一實施例所示出的延遲鎖相回路裝置的裝置示意圖；

圖2是依據本發明第一實施例所示出的更新電路的電路示意圖；

圖3是依據本發明第一實施例所示出的信號時序圖；

圖4是依據本發明第二實施例所示出的更新電路的裝置示意圖；

圖5是依據本發明第二實施例所示出的信號時序圖；

圖6是依據本發明第三實施例所示出的更新電路的裝置示意圖；

圖7是依據本發明第三實施例所示出的信號時序圖；

圖8是依據本發明一實施例所示出的更新方法流程圖。

附圖標號說明

100:延遲鎖相回路裝置；

110:延遲鎖相回路；

120、220、320:更新電路；

121:旗標產生電路；

1211:振蕩器；

1212:除頻器；