[發(fā)明專利]延遲鎖相回路裝置及其更新方法

在審

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• 申請日: 2020-06-11
• 公開（公告）號: CN113808634A
• 公開（公告）日: 2021-12-17
• 發(fā)明（設(shè)計）人: 奧野晉也
• 申請（專利權(quán)）人: 華邦電子股份有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C11/4076
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 朱穎;劉芳

1.一種延遲鎖相回路裝置，適用于內(nèi)存裝置，其特征在于，所述延遲鎖相回路裝置包括：

延遲鎖相回路，經(jīng)配置以依據(jù)致能信號被致能后接收輸入時鐘，并且對所述輸入時鐘進行延遲以提供延遲時鐘；以及

更新電路，包括：

旗標產(chǎn)生電路，經(jīng)配置以基于默認時間區(qū)間提供更新旗標；以及

致能電路，耦接于所述旗標產(chǎn)生電路以及所述延遲鎖相回路，經(jīng)配置以依據(jù)所述更新旗標以將致能信號觸發(fā)至第一邏輯電平，并在預(yù)設(shè)時間區(qū)間結(jié)束前將所述致能信號由所述第一邏輯電平轉(zhuǎn)態(tài)至第二邏輯電平，

其中所述預(yù)設(shè)時間區(qū)間小于所述內(nèi)存裝置的刷新周期。

2.根據(jù)權(quán)利要求1所述的延遲鎖相回路裝置，其特征在于，所述旗標產(chǎn)生電路包括：

振蕩器，經(jīng)配置以提供內(nèi)部時鐘；以及

除頻器，耦接于所述振蕩器以及所述致能電路，經(jīng)配置以對所述內(nèi)部時鐘進行除頻以使所述內(nèi)部時鐘的周期大致上等于所述預(yù)設(shè)時間區(qū)間，藉以將所述內(nèi)部時鐘轉(zhuǎn)換為所述更新旗標。

3.根據(jù)權(quán)利要求1所述的延遲鎖相回路裝置，其特征在于，所述致能電路包括：

串聯(lián)耦接的N個正反器，其中所述N個正反器中的第一級正反器的數(shù)據(jù)輸入端經(jīng)配置以接收所述更新旗標，所述N個正反器的設(shè)定輸入端分別接收所述輸入時鐘，通過在所述預(yù)設(shè)時間區(qū)間中的第N次輸入時鐘觸發(fā)所述致能信號，其中N是大于1的整數(shù)；以及

計數(shù)器，耦接于所述N個正反器中的第N級正反器的輸出端，經(jīng)配置以在接收到所述致能信號時維持所述致能信號于所述第一邏輯電平，并對所述輸入時鐘的次數(shù)進行計數(shù)，

其中當所述輸入時鐘的次數(shù)達到預(yù)設(shè)次數(shù)時，所述計數(shù)器將所述致能信號由所述第一邏輯電平轉(zhuǎn)態(tài)至所述第二邏輯電平。

4.根據(jù)權(quán)利要求1所述的延遲鎖相回路裝置，其特征在于，所述致能電路包括：

更新指令產(chǎn)生器，經(jīng)配置以在接收到所述更新旗標后，反應(yīng)于所述內(nèi)存裝置的外部命令產(chǎn)生更新指令；以及

串聯(lián)耦接的N個第一正反器，其中所述N個第一正反器中的第一級正反器的數(shù)據(jù)輸入端經(jīng)配置以接收所述更新指令，所述N個第一正反器的設(shè)定輸入端分別接收所述輸入時鐘，藉以在所述更新指令被產(chǎn)生時的第N次輸入時鐘觸發(fā)所述致能信號，其中N是大于1的整數(shù)。

5.根據(jù)權(quán)利要求4所述的延遲鎖相回路裝置，其特征在于，所述更新指令產(chǎn)生器包括：

第一觸發(fā)器，經(jīng)配置以接收所述更新旗標，反應(yīng)于所述更新旗目標上升沿將位于所述第一觸發(fā)器的輸出端的邏輯電平觸發(fā)至所述第一邏輯電平，并依據(jù)重置信號將位于所述第一觸發(fā)器的輸出端的邏輯電平由所述第一邏輯電平轉(zhuǎn)態(tài)至所述第二邏輯電平；以及

第二觸發(fā)器，經(jīng)配置以在所述第一觸發(fā)器的輸出端的邏輯電平為所述第一邏輯電平的情況下，反應(yīng)于所述致能指令的上升沿觸發(fā)所述更新指令，并依據(jù)所述重置信號重置所述更新指令。

6.根據(jù)權(quán)利要求5所述的延遲鎖相回路裝置，其特征在于，所述致能電路還包括：

計數(shù)器，耦接于所述N個第一正反器中的第N級第一正反器的輸出端，經(jīng)配置以在接收到所述致能信號時維持所述致能信號于所述第一邏輯電平，并對所述輸入時鐘的次數(shù)進行計數(shù)，

其中當所述輸入時鐘的次數(shù)達到第一預(yù)設(shè)次數(shù)時，所述計數(shù)器產(chǎn)生所述重置信號，

其中當所述輸入時鐘的次數(shù)達到第二預(yù)設(shè)次數(shù)時，所述計數(shù)器將所述致能信號由所述第一邏輯電平轉(zhuǎn)態(tài)至第二邏輯電平，

其中所述第二預(yù)設(shè)次數(shù)大于所述第一預(yù)設(shè)次數(shù)。

7.根據(jù)權(quán)利要求4所述的延遲鎖相回路裝置，其特征在于：

所述更新指令產(chǎn)生器還反應(yīng)于所述內(nèi)存裝置的另一外部命令產(chǎn)生所述結(jié)束指令，

所述更新指令產(chǎn)生器包括：

第一觸發(fā)器，經(jīng)配置以接收所述更新旗標，反應(yīng)于所述更新旗目標上升沿將位于所述第一觸發(fā)器的輸出端的邏輯電平觸發(fā)至所述第一邏輯電平，并依據(jù)重置信號將位于所述第一觸發(fā)器的輸出端的邏輯電平由所述第一邏輯電平轉(zhuǎn)態(tài)至所述第二邏輯電平；以及

第二觸發(fā)器，經(jīng)配置以在所述第一觸發(fā)器的輸出端的邏輯電平為所述第一邏輯電平的情況下，反應(yīng)于所述致能指令的上升沿觸發(fā)所述更新指令，并依據(jù)所述結(jié)束指令重置所述更新指令。