[發明專利]一種高介電常數柵介質材料及其制備方法

在審

• 申請號: 202010524341.4
• 申請日: 2020-06-10
• 公開（公告）號: CN111640794A
• 公開（公告）日: 2020-09-08
• 發明（設計）人: 夏經華;張文婷;田麗欣;安運來;田亮;查祎英;楊霏;吳軍民
• 申請（專利權）人: 全球能源互聯網研究院有限公司;國家電網有限公司;國網山東省電力公司泰安供電公司
• 主分類號: H01L29/51
• 分類號: H01L29/51;H01L21/285;H01L21/28;B82Y40/00;B82Y30/00;B82Y10/00
• 代理公司: 北京三聚陽光知識產權代理有限公司 11250
• 代理人: 李靜

本發明屬于半導體器件制備技術領域，具體涉及一種高介電常數柵介質材料及其制備方法。該高介電常數柵介質材料，自下至上，包括依次疊加的AlN層、AlO_xN_y層和Al₂O₃層；該柵介質層具有較高的界面質量、界面態密度和高可靠性，同時該柵介質層的均勻性較好，漏電流的問題較少。

技術領域

本發明屬于半導體器件制備技術領域，具體涉及一種高介電常數柵介質材 料及其制備方法。

背景技術

作為第三代寬禁帶半導體材料的典范，SiC半導體材料具有較寬4H～SiC的 理論值為3.2eV)、較高的擊穿電場強度(2.2MV/cm)、較高的高飽和電子遷移 速率(2.0×10⁷cm/s)、較高的高熱導率(5.0W/cm K)、極好的物理化學穩定性 等特性，適合于作為大功率、高電壓、高工作溫度、高工作頻率功率半導體器 件的制造材料。

與其它化合物半導體材料相比，SiC可以像硅那樣自然氧化形成致密的高 質量的SiO₂，一方面讓SiC工藝與常規CMOS工藝具有更高的工藝兼容性和成 熟性，另一方面也為SiC基MOS型器件提供相應的柵介質生長工藝，使得SiC 功率MOS器件制造具有更成熟的制造工藝。

目前來說，高溫熱氧化工藝為SiC基MOSFET器件提供了重要的技術支撐， 成為其柵介質工藝的主流工藝。雖然高溫熱氧化工藝在SiC基MOSFET器件工 藝中取得成功的應用，但是，相對于Si的氧化工藝，其也存在著一些重要問題， 比如，(1)由于SiC的高度化學穩定性(3.2g·cm^-3高原子密度和短化 學鍵長)，使得其熱氧化溫度(1200～1400℃)要遠比Si的高，由此帶來了工 藝引入型缺陷，包括深能級陷阱和表面質量劣化等問題；(2)相比較Si的熱氧 化，SiC由于其中C的存在，使得熱氧化機理遠比Si的復雜，也因此產生比Si 要高至少2個數量級以上的界面態缺陷，在SiC被氧化生成SiO₂氧化過程中， 氧化反應產生的會出現的碳殘余以懸掛鍵和碳團簇的形式存在，是造成SiC/ SiO₂的界面處存在較高密度的界面態的主要原因之一；(3)作為密排六方體晶 型的4H-SiC存在很強的各向異性，使得其在不同晶向上的氧化速率和氧化質量 都不一樣，這在對于像具有溝槽柵結構的VMOS、UMOS等結構的SiC器件產 生不利影響，需要較厚氧化層的溝槽柵底部的氧化速率較低，而側壁溝道部位 需要較薄的柵介質層卻有著較高的氧化速率，而且不同面的氧化速率還不一致；(4)由于SiC所具有的高臨界擊穿電場強度(2.2～2.5MV cm-1)，約為Si的臨 界擊穿電場強度的10倍，而熱氧化得到的SiO₂的介電常數K_O只有3.9，比SiC 的介電常數(K_O＝9.7)低2.5倍，使得在SiC/SiO₂界面電場強度分布上因為在 SiO₂側會出現較高電場強度而限制了SiC高擊穿電場強度優勢的發揮。

因此，針對上述問題，SiC基MOS器件柵介質在材料和工藝方法上，都存 在改進的需要和空間。而在解決優化界面處電場分布，充分發揮SiC的高本征 臨界電場強度的優勢方面，高介電常數(HK)材料具有天然的優勢。目前，通 過包括原子層淀積(ALD)工藝在內的化學氣相沉積(CVD)工藝是淀積各種 HK介質材料的典型工藝技術。

HK介質材料諸如HfO₂等已經成功用于90nm制程及更先進的Si基CMOS 標準工藝中。但對于寬禁帶半導體材料如SiC(禁帶寬度3.2eV)，則需要HK 介質材料同時具備足夠寬的禁帶寬度、擊穿場強和足夠高介電常數。然而，研 究顯示，材料的禁帶寬度與介電常數通常成倒數關系，因此需要在這些參數上 取得折中。