[發明專利]進程自啟停的基于頻域電磁響應的集成電路版圖優化方法

在審

• 申請號: 202010515411.X
• 申請日: 2020-06-08
• 公開（公告）號: CN111881643A
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 唐章宏;鄒軍;黃承清;王芬;汲亞飛
• 申請（專利權）人: 北京智芯仿真科技有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392
• 代理公司: 深圳市行一知識產權代理事務所(特殊普通合伙) 44453
• 代理人: 楊賢

本申請公開了進程自啟停的基于頻域電磁響應的集成電路版圖優化方法，首先劃分出多個并行粗顆粒，然后利用并行粗顆粒選取初始頻率點，進而算出最優集成電路版圖模型個體，并將其頻率響應曲線與目標比較，在符合要求時插入新頻率點，能夠有效避免由于選取的典型優化頻率點不足而導致出現偽最優目標，解決了典型優化頻率點滿足預定目標但整個頻段內整體不滿足預定目標的問題。另外，在計算過程中應用自動啟停技術，避免了多進程并行計算時因為內存峰值大于可用物理內存而造成的硬盤讀寫瓶頸，同時保證在避免使用虛擬內存的情況下同時開啟更多的進程，減少了進程之間的通信，同時解決計算實例復雜度不對等問題，提高并行計算效率。

技術領域

本申請涉及集成電路版圖優化領域，特別涉及進程自啟停的基于頻域電磁響應的集成電路版圖優化方法。

背景技術

集成電路的發展趨勢是體積越來越小，但內部包含的單元電路越來越多，這使得半導體器件和由器件組成的單元電路尺寸越來越小，其寄生參數的影響不大，但在芯片中的各單元電路間、PCB及微波多芯片組件(MCM)的各芯片間互連線將引起相當嚴重的寄生效應。同時，無論芯片或組件，為保護電路及支撐整個電路結構的封裝部分不可避免，一些封裝結構如饋電線或板、接地線或板、芯片引出焊線或帶、多層金屬板間的過孔等，對高速信號的傳輸也產生了非常明顯的影響。這些因素需要設計者在研究高速集成電路系統互連和封裝結構與半導體單元電路的同時，采用優化設計的方法整體考慮高速電路通過接口構成的整體系統在整個工作頻段的電特性。

然而，實際優化設計過程中，計算每個設計的集成電路版圖模型的個體目標函數時，不可能針對頻段內所有頻率點計算其電磁響應，只能在頻段范圍內選擇少量典型優化頻率點，計算集成電路個體在該優化頻率點的電磁響應特征，并與預定目標對比，形成目標函數。

現有優化方法是根據預定目標情況選取固定的典型優化頻率點進行優化，但優化之后可能只在選定的典型優化頻率點均達到預定目標，而不能在整個頻段達到預定目標。

同時，在上述的集成電路版圖電磁響應計算過程中，涉及到海量的同類型大規模數值計算。這類大規模數值計算由于不同計算實例具有不同結構，導致不同計算實例的計算復雜度不對等，因此目前的并行計算效率有待提高。

另外，常規并行計算基本針對單個計算實例并行，在大量循環的計算部分實現并行，并行顆粒通常很細，這樣導致不同進程之間存在大量的數據交換；并且，由于不同進程計算進度不同，不可避免在需要數據共享和同步時出現大量等待；還有，由于單個實例計算過程相當部分的計算過程有先后順序，數據有依賴性，因此針對單個計算實例并行時，有相當部分的計算無法并行化；這三種現象均會導致并行效率的降低。

再者，常規多線程并行計算，各線程進行大規模數值計算分配大內存時，是采用直接分配內存的方式，當分配內存大于可用物理內存時，系統將自動從硬盤開辟一部分空間作為虛擬內存，并將不活動進程所占內存寫入虛擬內存，釋放相應的物理內存。然而目前常用的機械硬盤讀寫速度在80MB/s左右，而物理內存的讀寫速度有百倍以上的提高，例如，對于DDR31333MHz的服務器內存，其數據傳輸速率達到10.6GB/s。因此，若并行計算開啟的進程較多且不采用任何措施，可能導致計算過程中部分硬盤存儲空間被當作虛擬內存讀取，將使得程序運行速度降低百倍以上。

發明內容

(一)申請目的

基于此，為了解決現階段集成電路版圖優化設計過程中只選取固定的典型優化頻率點，使得無法保證獲得的最優集成電路版圖在整個頻段內都能達到預定目標的問題，以及為了提高并行效率及程序運行速度，解決計算實例復雜度不對等的問題，本申請公開了以下技術方案。

(二)技術方案

本申請提供了一種進程自啟停的基于頻域電磁響應的集成電路版圖優化方法，包括：