[發明專利]半導體裝置

在審

• 申請號: 202010512067.9
• 申請日: 2020-06-08
• 公開（公告）號: CN112117276A
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 金永埈;金碩炫;樸晉亨;宋昊柱;李蕙蘭;金奉秀;金成禹
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 張逍遙;薛義丹

1.一種半導體裝置，所述半導體裝置包括：

位線結構，在基底的單元區域和虛設區域上沿第二方向延伸，基底包括單元區域、圍繞單元區域的外圍電路區域和位于單元區域與外圍電路區域之間的虛設區域；

第一蓋圖案，在基底的單元區域上沿與第二方向垂直的第一方向與位線結構相鄰；

第二蓋圖案，在基底的虛設區域上與位線結構相鄰；

第一接觸插塞結構，在基底的單元區域上與位線結構和第一蓋圖案相鄰，第一接觸插塞結構包括在與基底的上表面基本上垂直的豎直方向上順序地堆疊的下接觸插塞和第一上接觸插塞；

第二接觸插塞結構，在基底的虛設區域上與位線結構和第二蓋圖案相鄰，第二接觸插塞結構包括在豎直方向上順序地堆疊的虛設下接觸插塞和第二上接觸插塞；以及

電容器，在基底的單元區域上與第一接觸插塞結構的上表面接觸。

2.根據權利要求1所述的半導體裝置，其中，第一接觸插塞結構還包括在下接觸插塞與第一上接觸插塞之間的第一金屬硅化物圖案，并且

其中，第二接觸插塞結構還包括在虛設下接觸插塞與第二上接觸插塞之間的第二金屬硅化物圖案。

3.根據權利要求1所述的半導體裝置，其中，下接觸插塞和虛設下接觸插塞中的每個包括摻雜的多晶硅，并且第一上接觸插塞和第二上接觸插塞中的每個包括金屬。

4.根據權利要求1所述的半導體裝置，其中，有源圖案通過基底上的隔離圖案被限定在基底的上部處，并且

其中，下接觸插塞與有源圖案接觸，并且虛設下接觸插塞不與任何有源圖案接觸。

5.根據權利要求4所述的半導體裝置，其中，虛設下接觸插塞形成在隔離圖案上，并且

其中，半導體裝置還包括在虛設下接觸插塞與隔離圖案之間的蝕刻停止層。

6.根據權利要求5所述的半導體裝置，其中，蝕刻停止層與第二蓋圖案的底表面接觸。

7.根據權利要求5所述的半導體裝置，其中，蝕刻停止層還形成在位線結構的在基底的虛設區域上的部分的側壁上。

8.根據權利要求5所述的半導體裝置，其中，蝕刻停止層包括氮化物。

9.根據權利要求1所述的半導體裝置，其中，下接觸插塞的底表面比虛設下接觸插塞的底表面低。

10.根據權利要求1所述的半導體裝置，其中，多個位線結構在與基底的上表面平行的第一方向上彼此間隔開，并且所述多個位線結構中的每個在與基底的上表面平行并且與第一方向交叉的第二方向上延伸，并且

其中，第一蓋圖案是在第二方向上形成的多個第一蓋圖案中的一個，第二蓋圖案是在第二方向上形成的多個第二蓋圖案中的一個，所述多個第一蓋圖案中的每個和所述多個第二蓋圖案中的每個在位線結構中的在第一方向上相鄰的位線結構之間沿第一方向延伸。

11.根據權利要求10所述的半導體裝置，其中，下接觸插塞形成在由位線結構和第一蓋圖案限定的空間中，虛設下接觸插塞形成在由位線結構和第二蓋圖案限定的空間中。

12.根據權利要求11所述的半導體裝置，其中，多個第一上接觸插塞在基底的單元區域上彼此間隔開，并且在平面圖中以蜂窩形狀設置，并且

其中，多個第二上接觸插塞在基底的虛設區域上彼此間隔開，并且均形成在位線結構中的相應的一個上。

13.根據權利要求12所述的半導體裝置，其中，第二上接觸插塞在基底的虛設區域的在基底的單元區域的側壁處的部分上形成在位線結構中的在第一方向上的偶數編號的位線結構上。

14.根據權利要求13所述的半導體裝置，其中，在基底的虛設區域上，位線結構中的偶數編號的位線結構的上表面比位線結構中的奇數編號的位線結構的上表面低。