[發(fā)明專利]半導(dǎo)體器件結(jié)構(gòu)及其形成方法

在審

• 申請?zhí)枺?/td>: 202010511577.4
• 申請日: 2020-06-08
• 公開（公告）號: CN112599484A
• 公開（公告）日: 2021-04-02
• 發(fā)明（設(shè)計）人: 朱景升;徐晨祐
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L21/48;H01L27/092
• 代理公司: 北京派特恩知識產(chǎn)權(quán)代理有限公司 11270
• 代理人: 薛恒;王琳

本揭露的各種實(shí)施例涉及一種半導(dǎo)體器件結(jié)構(gòu)，所述半導(dǎo)體器件結(jié)構(gòu)包括上覆在結(jié)合墊上的凸塊結(jié)構(gòu)。結(jié)合墊設(shè)置在半導(dǎo)體襯底之上?？涛g停止層上覆在結(jié)合墊上。緩沖層設(shè)置在結(jié)合墊之上且將刻蝕停止層與結(jié)合墊隔開。凸塊結(jié)構(gòu)包括基部部分及上部部分，基部部分接觸結(jié)合墊的上表面，上部部分延伸穿過刻蝕停止層及緩沖層。凸塊結(jié)構(gòu)的基部部分具有第一寬度或直徑且凸塊結(jié)構(gòu)的上部部分具有第二寬度或直徑。第一寬度或直徑大于第二寬度或直徑。

技術(shù)領(lǐng)域

本揭露實(shí)施例涉及半導(dǎo)體器件結(jié)構(gòu)及其形成方法。

背景技術(shù)

半導(dǎo)體芯片用于各種各樣的電子器件及其他器件中且是眾所周知的。如今這種芯片的廣泛使用以及消費(fèi)者對更強(qiáng)大及更緊密(compact)的器件的需求要求芯片制造商持續(xù)減小這些芯片的實(shí)體大小及持續(xù)增加這些芯片的功能。這種按比例縮小工藝(scaling-down process)通常通過提高生產(chǎn)效率及降低相關(guān)成本來提供有益效果。然而，由于特征大小持續(xù)減小，因此制作工藝持續(xù)變得更加難以執(zhí)行。因此，形成大小越來越小的可靠的半導(dǎo)體器件是一項挑戰(zhàn)。

發(fā)明內(nèi)容

在本揭露實(shí)施例提供一種半導(dǎo)體器件結(jié)構(gòu)。所述半導(dǎo)體器件結(jié)構(gòu)包括：結(jié)合墊，設(shè)置在半導(dǎo)體襯底之上；刻蝕停止層，上覆在所述結(jié)合墊上；緩沖層，設(shè)置在所述結(jié)合墊之上且將所述刻蝕停止層與所述結(jié)合墊隔開；以及凸塊結(jié)構(gòu)，包括基部部分及上部部分，所述基部部分接觸所述結(jié)合墊的上表面，所述上部部分延伸穿過所述刻蝕停止層及所述緩沖層，其中所述凸塊結(jié)構(gòu)的所述基部部分具有第一寬度或直徑且所述凸塊結(jié)構(gòu)的所述上部部分具有第二寬度或直徑，所述第一寬度或直徑大于所述第二寬度或直徑。

在本揭露實(shí)施例另提供一種半導(dǎo)體器件結(jié)構(gòu)。所述半導(dǎo)體器件結(jié)構(gòu)包括：內(nèi)連結(jié)構(gòu)，上覆在襯底上，所述內(nèi)連結(jié)構(gòu)包括最頂部導(dǎo)電配線；鈍化結(jié)構(gòu)，上覆在所述內(nèi)連結(jié)構(gòu)上；結(jié)合墊，上覆在所述最頂部導(dǎo)電配線上，其中所述結(jié)合墊延伸穿過所述鈍化結(jié)構(gòu)且直接接觸所述最頂部導(dǎo)電配線的頂表面，其中所述結(jié)合墊具有在垂直方向上位于所述結(jié)合墊的頂表面下方的上表面，且其中所述結(jié)合墊的所述上表面在垂直方向上位于所述鈍化結(jié)構(gòu)的頂表面下方；刻蝕停止層，上覆在所述結(jié)合墊及所述鈍化結(jié)構(gòu)上；緩沖層，設(shè)置在所述刻蝕停止層與所述結(jié)合墊之間，其中所述結(jié)合墊沿著所述緩沖層的下側(cè)連續(xù)地延伸并以杯狀包圍所述緩沖層的所述下側(cè)；以及凸塊結(jié)構(gòu)，包括基部部分及上部部分，所述基部部分接觸所述結(jié)合墊的所述上表面且設(shè)置在所述緩沖層內(nèi)，所述上部部分從所述基部部分向上延伸且延伸穿過所述刻蝕停止層及所述緩沖層，其中所述基部部分具有在所述緩沖層內(nèi)界定的第一寬度，且所述上部部分具有在所述緩沖層的頂表面上方界定的第二寬度，且其中所述第一寬度大于所述第二寬度。

在本揭露實(shí)施例提供一種形成半導(dǎo)體器件結(jié)構(gòu)的方法。所述形成半導(dǎo)體器件結(jié)構(gòu)的方法包括：在導(dǎo)電配線之上形成鈍化結(jié)構(gòu)；在所述導(dǎo)電配線之上形成結(jié)合墊，其中所述結(jié)合墊懸在所述鈍化結(jié)構(gòu)上；在所述結(jié)合墊之上沉積緩沖層；在所述緩沖層及所述鈍化結(jié)構(gòu)之上沉積刻蝕停止層；在所述刻蝕停止層之上沉積上部介電結(jié)構(gòu)；對所述緩沖層、所述刻蝕停止層及所述上部介電結(jié)構(gòu)執(zhí)行干式刻蝕工藝，所述干式刻蝕工藝界定上覆在所述結(jié)合墊的上表面上的凸塊結(jié)構(gòu)開口，其中在所述干式刻蝕工藝之后，所述緩沖層的一部分上覆在所述結(jié)合墊的所述上表面上；對所述緩沖層執(zhí)行濕式刻蝕工藝，所述濕式刻蝕工藝移除所述緩沖層的上覆在所述結(jié)合墊的所述上表面上的所述一部分，其中所述濕式刻蝕工藝使所述凸塊結(jié)構(gòu)開口擴(kuò)大且暴露出所述結(jié)合墊的所述上表面；以及在所述凸塊結(jié)構(gòu)開口中形成凸塊結(jié)構(gòu)。

附圖說明

結(jié)合附圖閱讀以下詳細(xì)說明，會最好地理解本揭露的各個方面。應(yīng)注意，根據(jù)本行業(yè)中的標(biāo)準(zhǔn)慣例，各種特征并非按比例繪制。事實(shí)上，為使論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1示出具有上覆在結(jié)合墊(bond pad)上的凸塊結(jié)構(gòu)的互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor，CMOS)芯片的一些實(shí)施例的剖視圖，其中結(jié)合墊上覆在與半導(dǎo)體器件電耦合的內(nèi)連結(jié)構(gòu)上。

圖2示出上覆在結(jié)合墊上的凸塊結(jié)構(gòu)的一些實(shí)施例的立體圖。