[發明專利]一種FPGA端口擴展的方法

在審

• 申請號: 202010500350.X
• 申請日: 2020-06-04
• 公開（公告）號: CN111651951A
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 張吉鋒;周超
• 申請（專利權）人: 思爾芯(上海)信息科技有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343;G06F30/347;G06F13/42;G06F13/38;G06F11/10;G06F115/02
• 代理公司: 上海璀匯知識產權代理事務所(普通合伙) 31367
• 代理人: 程瓊胤

本發明公開了一種FPGA端口擴展的方法，通過對每個FPGA的外部連接接口進行統一處理，利用FPGA廠家提供的底層高速數據串并轉換IP模塊，采用TDM技術，生成新的頂層，自動加入每個FPGA的數據收發模塊。根據用戶設定的數據信號傳輸比例，自動封裝廠家提供的底層高速數據傳輸IP，在多個FPGA之間快速的傳遞大量的設計信號，整個設計的邏輯功能運行正確，運行期性能達到最優。在異步TDM模式中，對數據采樣進行數據同步處理，確保數據在采樣的過程不會產生亞穩態，保證了數據的穩定傳輸。用戶利用本發明提供的方法可以快速，方便地開發、設計基于多塊FPGA的大容量、復雜程度高的芯片設計，加快SOC產品的開發流程。

技術領域

本發明涉及一種FPGA端口擴展的方法。

背景技術

當前，IC芯片產業飛速發展，需要進行FPGA原型驗證的邏輯設計越來越龐大，一顆業界較大規模的FPGA已經難以容納下所有的芯片的邏輯功能。用戶需要設法將大的設計切割為若干個小的設計，配置到多個FPGA中。經常會遇到的一個問題就是由于設計的復雜，邏輯模塊之間產生了大量的互聯關系。分割后用戶需要利用FPGA上面有限的外部連接管腳來傳輸更多的數據信號，同時保證運行時整個設計的邏輯功能正確無誤，性能達標。通常這個過程需要考慮到很多的因素和處理工作，非常耗費精力和時間。

現有技術通常采用以下兩種方式進行分割：

通過手動修改設計RTL代碼進行分割，分成多個獨立的子模塊放到每個FPGA里面。手動編寫串并轉換模塊或利用廠家提供的IP模塊，加入到每個FPGA設計中，進行大量數據的傳輸。手動分割需要人工操作，操作繁瑣且容易出錯，需要耗費巨大的時間和精力。

分割軟件自動分割，對分割的接口進行TDM傳輸。軟件自動分割由于分割之后數據時鐘往往不止一個時鐘，采樣同步TDM傳輸不太方便，所以通常采樣異步TDM來進行數據的傳輸，Serdes的傳輸時鐘高于用戶的數據時鐘，會直接對用戶數據進行統一采樣，進行數據的傳輸。自動分割使用異步TDM進行數據傳輸，Serdes的時鐘直接對用戶的數據進行采樣，盡管Serdes的時鐘是用戶數據時鐘的10倍以上的關系，但是Serdes的時鐘和用戶時鐘相位關系差一點，數據采樣將會出現亞穩態，在數據傳輸過程的源端產生錯誤。在使用的過程中，用戶需要不停的調整用戶時鐘，使得用戶時鐘和Serdes傳輸時鐘達到一種合理的相位關系，但是當用戶時鐘達到3個以上時，時鐘將會很難調整。

發明內容

本發明要解決的技術問題是：FPGA自動分割后采用異步TDM進行數據傳輸過程數據采樣容易會出現亞穩態，在數據傳輸過程的源端產生錯誤。

為了解決上述問題，本發明的技術方案是提供了一種FPGA端口擴展的方法，其特征在于，包括如下步驟：

步驟1、對用戶的芯片設計編譯為統一的數據格式的網表；

步驟2、根據用戶設定的TDM傳輸的模式及參數，對用戶設計和廠家的底層傳輸IP進行自動連接，封裝處理，生成新的FPGA的邏輯設計及設置；

步驟3、使用用戶時鐘產生一個用戶時鐘的二分頻信號，所述二分頻信號的上升沿和下降沿的總和等于用戶時鐘的頻率；

步驟4、使用Serdes的時鐘對用戶時鐘的二分頻信號打兩拍產生同步信號1和同步信號2；

步驟5、使用Serdes的時鐘在同步信號2的上升沿和下降沿對用戶數據進行采樣，采樣頻率等于用戶時鐘的頻率；

步驟6、將采樣后的數據根據FPGA類型轉換為專用門電路網表庫文件，和配置約束信息；

步驟7、經過EDA專用的布線工具處理，生成可配置于FPGA的比特流文件。