[發明專利]半導體存儲器裝置和控制半導體存儲器裝置的修復的方法

在審

• 申請號: 202010498614.2
• 申請日: 2020-06-04
• 公開（公告）號: CN112447253A
• 公開（公告）日: 2021-03-05
• 發明（設計）人: 殷亨來;金東;樸仁勳
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C29/42
• 分類號: G11C29/42
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 史泉;張川緒

提供了一種半導體存儲器裝置和控制半導體存儲器裝置的修復的方法。所述半導體存儲器裝置包括存儲器單元陣列、糾錯碼(ECC)引擎、連接在存儲器單元陣列與ECC引擎之間的輸入/輸出(I/O)門控電路、錯誤信息寄存器和控制邏輯電路。存儲器單元陣列包括多個存儲器單元行。控制邏輯電路基于命令和地址來控制ECC引擎、I/O門控電路和錯誤信息寄存器。I/O門控電路向ECC引擎提供通過對多個存儲器單元行的刷新操作而從存儲器單元陣列讀取的碼字。ECC引擎基于碼字的奇偶校驗位對碼字的主數據執行ECC解碼，并且響應于由于執行ECC解碼而針對對應的地址檢測到可糾正錯誤，向控制邏輯電路提供錯誤產生信號。

本申請要求于2019年8月29日在韓國知識產權局提交的第10-2019-0106655號韓國專利申請的優先權的權益，該韓國專利申請的公開通過引用全部包含于此。

技術領域

本公開涉及存儲器，更具體地，涉及半導體存儲器裝置、包括該半導體存儲器裝置的存儲器系統以及控制該半導體存儲器裝置的修復的方法。

背景技術

半導體存儲器裝置可以被分類成非易失性存儲器裝置(諸如，閃速存儲器裝置)和易失性存儲器裝置(諸如，DRAM)。DRAM的高速操作和成本效率使得DRAM被用于系統存儲器成為可能。由于DRAM的制造設計規則的持續縮小，DRAM中的存儲器單元的錯誤位的量可能快速增大且DRAM的良率會降低。

諸如基于閃速存儲器的固態驅動器(SSD)的存儲裝置可以被廣泛地用作計算裝置的大容量存儲介質。SSD可以將數據存儲在非易失性存儲器裝置(諸如，閃速存儲器裝置)中，并且使用易失性存儲器裝置(諸如，DRAM裝置)作為緩沖存儲器來管理用于控制閃速存儲器裝置的各種信息。當在DRAM裝置的制造工藝期間發現故障時，可以通過各種修復方案來修復故障單元或有缺陷的單元。然而，當在DRAM裝置被安裝在SSD中并且產品被供應給用戶之后(即，在用戶級使用SSD之后)造成故障時，除了DRAM裝置之外的SSD可能不正確地操作。

發明內容

根據示例性實施例，一種半導體存儲器裝置包括：存儲器單元陣列；糾錯碼(ECC)引擎；輸入/輸出(I/O)門控電路，連接在存儲器單元陣列與ECC引擎之間；錯誤信息寄存器；以及控制邏輯電路。存儲器單元陣列包括多個存儲器單元行，所述多個存儲器單元行中的每個存儲器單元行包括多個易失性存儲器單元。控制邏輯電路基于從外部存儲器控制器接收的命令和地址來控制ECC引擎、I/O門控電路和錯誤信息寄存器。I/O門控電路向ECC引擎提供通過對所述多個存儲器單元行的刷新操作而從存儲器單元陣列讀取的碼字。ECC引擎基于碼字的奇偶校驗位對碼字的主數據執行ECC解碼，并且響應于由于執行ECC解碼而針對對應的地址檢測到可糾正錯誤而向控制邏輯電路提供錯誤產生信號。控制邏輯電路通過基于錯誤產生信號累積具有可糾正錯誤的位置信息，來將錯誤信息存儲在錯誤信息寄存器中。

根據示例性實施例，一種存儲器系統包括半導體存儲器裝置和用于控制半導體存儲器裝置的存儲器控制器。半導體存儲器裝置包括：存儲器單元陣列；第一糾錯碼(ECC)引擎；輸入/輸出(I/O)門控電路，連接在存儲器單元陣列與第一ECC引擎之間；錯誤信息寄存器；以及控制邏輯電路。存儲器單元陣列包括多個存儲器單元行，所述多個存儲器單元行中的每個存儲器單元行包括多個易失性存儲器單元。控制邏輯電路基于從存儲器控制器接收的命令和地址來控制第一ECC引擎、I/O門控電路和錯誤信息寄存器。I/O門控電路向第一ECC引擎提供通過對所述多個存儲器單元行的刷新操作而從存儲器單元陣列讀取的碼字。第一ECC引擎基于碼字的奇偶校驗位對碼字的主數據執行ECC解碼，并且被配置為響應于由于執行ECC解碼而針對對應的地址檢測到可糾正錯誤而向控制邏輯電路提供錯誤產生信號。控制邏輯電路通過基于錯誤產生信號累積具有可糾正錯誤的位置信息，來將錯誤信息存儲在錯誤信息寄存器中。