[發明專利]一種陣列基板、制備方法以及顯示裝置

有效

• 申請號: 202010484246.6
• 申請日: 2020-06-01
• 公開（公告）號: CN111599824B
• 公開（公告）日: 2022-09-13
• 發明（設計）人: 謝鋒
• 申請（專利權）人: 廈門天馬微電子有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L29/10;H01L29/786;H01L21/77
• 代理公司: 北京允天律師事務所 11697
• 代理人: 王萌

本發明提供了一種陣列基板、制備方法以及顯示裝置。該陣列基板中，第一薄膜晶體管的有源層包括同層設置的多晶硅以及金屬氧化物，且金屬氧化物在襯底上的投影位于多晶硅在襯底上的投影內。可見，該第一薄膜晶體管采用金屬氧化物作為溝道，由于金屬氧化物的電子遷移率高于多晶硅晶體管的溝道電子遷移率，因此能夠降低第一薄膜晶體管的漏電流。除此，金屬氧化物與多晶硅同層設置，使得多晶硅晶體管的有源層與該第一薄膜晶體管的有源層可以采用同一道工序制備，此時，多晶硅晶體管的有源層刻蝕孔的深度與該第一薄膜晶體管的有源層刻蝕孔的深度相同，使得像素電路的整體厚度降低，且多晶硅晶體管的有源層刻蝕孔無需采用額外的深孔刻蝕工藝。

技術領域

本發明涉及顯示技術領域，更具體地說，涉及一種陣列基板、制備方法以及顯示裝置。

背景技術

混合型晶體管像素電路(Hybrid TFT)是指像素電路中的晶體管既包括多晶硅晶體管，又包括金屬氧化物晶體管。發明人發現，目前在制備該像素電路時，首先制備多晶硅晶體管，之后制備金屬氧化物晶體管，這導致像素電路的整體厚度較大、多晶硅晶體管的有源層的刻蝕孔的深度較大，進而增大工藝難度。

因此，如何提供一種陣列基板，能夠降低混合型晶體管像素電路的膜層厚度，進而降低刻蝕孔工藝難度，是本領域技術人員亟待解決的一大技術難題。

發明內容

有鑒于此，本發明提供了一種陣列基板，能夠降低混合型晶體管像素電路的膜層厚度。

為實現上述目的，本發明提供如下技術方案：

一種陣列基板，包括襯底以及設置在所述襯底上的至少一個第一薄膜晶體管，所述第一薄膜晶體管的有源層包括多晶硅以及金屬氧化物，其中，金屬氧化物與多晶硅位于同層，且所述金屬氧化物在所述襯底上的投影位于所述多晶硅在所述襯底上的投影內。

一種陣列基板的制備方法，包括：

提供一襯底；

在所述襯底的一側表面形成至少一個第一多晶硅島以及至少一個第二多晶硅島，所述第一多晶硅島開設有凹槽；

遮擋所述第二多晶硅島，對所述第一多晶硅島進行離子注入，形成P型半導體；

遮擋所述第二多晶硅島以及所述第一多晶硅島的溝道，對所述第一多晶硅島的源漏兩極進行離子注入，形成N型半導體；

在所述第一多晶硅島的凹槽內填充金屬氧化物。

一種顯示裝置，包括任意一項上述的陣列基板。

與現有技術相比，本發明所提供的技術方案具有以下優點：

本發明提供了一種陣列基板、制備方法以及顯示裝置，該陣列基板包括襯底以及設置在所述襯底上的至少一個第一薄膜晶體管，該第一薄膜晶體管的有源層包括同層設置的多晶硅以及金屬氧化物，且所述金屬氧化物在所述襯底上的投影位于所述多晶硅在所述襯底上的投影內。可見，本方案中，采用金屬氧化物作為該第一薄膜晶體管的溝道，其電子遷移率高于多晶硅晶體管的溝道電子遷移率，使得在該第一薄膜晶體管被驅動時，能夠降低第一薄膜晶體管的漏電流。除此，本方案中，由于金屬氧化物與多晶硅同層設置，使得多晶硅晶體管的有源層與該第一薄膜晶體管的有源層可以采用同一道工序制備，此時，多晶硅晶體管的有源層刻蝕孔的深度與該第一薄膜晶體管的有源層刻蝕孔的深度相同，使得采用本方案提供的陣列基板形成的像素電路的整體厚度降低，且該像素電路中，多晶硅晶體管的有源層刻蝕孔無需采用額外的深孔工藝，降低了刻蝕孔工藝難度。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

圖1為現有的一種7T1C電路的電路圖；