[發明專利]具有提高的阻抗連續性的封裝接口

在審

• 申請號: 202010469318.X
• 申請日: 2020-05-28
• 公開（公告）號: CN113747676A
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 馬夢穎;劉西柯;葉翔翔;王鑫
• 申請（專利權）人: 默升科技集團有限公司
• 主分類號: H05K3/10
• 分類號: H05K3/10;H05K3/12;H05K1/11
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜;張鑫

本文公開了具有提高的阻抗連續性的封裝接口。一種封裝集成電路的說明性實施例包括：集成電路芯片，具有SerDes信號板；以及封裝基板，具有芯通孔和將SerDes信號板連接到外部觸點的微通孔的布置，該外部觸點用于到PCB跡線的焊料球連接。該芯通孔具有第一寄生電容，該焊料球連接與第二寄生電容相關聯，并且微通孔的布置提供了提高連接阻抗匹配的pi網絡電感。一種說明性方法實施例，包括：獲取PCB跡線的期望的阻抗；確定芯通孔和到PCB跡線的焊料球連接的寄生電容；最小化芯通孔電容；計算提高與PCB跡線的阻抗匹配的pi網絡電感；以及調整芯通孔和焊料球連接之間的微通孔布置以提供pi網絡電感。

背景技術

數字通信通過中間通信介質或“通道”(例如，光纖、絕緣線、印刷電路板(“PCB”)跡線)發生在發送設備與接收設備之間。每個發送設備通常以固定的碼元速率傳輸碼元，同時每個接收設備檢測從其重建所傳輸的數據的(可能損壞的)碼元序列。許多數字通信鏈路僅使用一位每碼元，但高階信號星座圖是已知的并且經常被使用。在4-電平脈沖幅度調制(“PAM4”)中，每個碼元區間可以承載被標注為-3、-1、+1和+3的四個碼元中的任何一個。

信道非理想性產生分散，這可能導致每個碼元干擾其相鄰碼元，這一結果稱為碼元間干擾(“ISI”)。ISI可以使接收設備難以確定在每個區間中發送了哪些碼元，特別是當此類ISI與加性噪聲相組合時。隨著碼元速率的不斷提高，信道分散和ISI的影響變得越來越嚴重。為了對抗噪聲和ISI，傳輸設備和接收設備可以采用各種均衡技術，包括線性均衡器和判決反饋均衡器。

串行器/解串器(“SerDes”)塊是在(低速率)并行碼元流和(高速率)串行碼元流之間轉換的功能模塊。集成電路通常包含SerDes塊，以減少通信所需的物理輸入/輸出(“I/O”)引腳和/或外部信號線路的數量。SerDes塊通常被設計為以盡可能高的碼元速率操作以最大化其效益，因此它們是最得益于高效設計技術的使用的模塊。

隨著單個通道(lane)數據速率向56Gbps及更高速率移動，任何阻抗失配都會加劇信號衰減和ISI。封裝集成電路芯片和印刷電路板跡線之間的連接是阻抗失配的常見原因，因此尋求有效的設計解決方案。

發明內容

因此，本文公開了封裝集成電路接口設計和相關聯的方法，用于有效地提高高帶寬信號連接的阻抗連續性。一種封裝集成電路的說明性實施例包括：具有SerDes信號焊盤的集成電路芯片；以及封裝基板，具有芯通孔和將SerDes信號焊盤連接到外部觸點的微通孔的布置，該外部觸點用于到PCB跡線的焊料球連接。芯通孔具有第一寄生電容，焊料球連接與第二寄生電容相關聯，并且微通孔的布置提供pi網絡電感，該pi網絡電感與第一和第二寄生電容一起產生與PCB跡線的期望的阻抗相匹配的連接阻抗。

公開了一種用于提供從集成電路信號焊盤到印刷電路板跡線的連接的方法的說明性實施例。該方法包括：獲取PCB跡線的期望的阻抗；確定芯通孔的第一寄生電容；估計封裝基板焊盤和PCB跡線之間的焊料球連接的第二寄生電容；在一個或多個設計約束下最小化第一寄生電容；計算和第一寄生電容和第二寄生電容一起與PCB跡線的期望的阻抗相匹配的pi網絡電感；以及調整芯通孔和焊料球連接之間的微通孔布置以提供pi網絡電感。

一種說明性軟件實施例包括非瞬態信息存儲介質，該非瞬態信息存儲介質配置一個或多個處理器以實現上述方法。

上述實施例中的每個可以被單獨地采用或組合地采用，并且可以進一步使用以下可選特征中的任意一個或多個以任何合適的組合來實現。1.IC焊盤是SerDes發射器輸出，SerDes發射器提供具有大于10GHz的碼元速率的信號。2.期望的阻抗是頻率的函數。3.所述阻抗匹配發生在碼元速率的一半處。4.微通孔布置包括至少兩個微通孔，并且所述調整包括增大至少兩個微通孔之間的偏移。5.所述調整包括使連接偏移微通孔的跡線長度大于偏移距離。6.所述調整包括使第一微通孔從第二微通孔在第一方向上偏移，并且使第三微通孔從第二微通孔在垂直于第一方向的方向上偏移。

附圖說明

圖1是說明性IC封裝接口的橫截面。