[發明專利]半導體器件及其形成方法

在審

• 申請號: 202010469293.3
• 申請日: 2020-05-28
• 公開（公告）號: CN113745113A
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種半導體器件及其形成方法，包括：提供基底，基底上具有若干分立排布的溝道柱，溝道柱包括真溝道柱與偽溝道柱；在基底表面、溝道柱的側壁和頂部上形成犧牲層；在犧牲層上形成圖形化層，暴露出偽溝道柱側壁和頂部的犧牲層以及位于真溝道柱與偽溝道柱之間的基底上的部分犧牲層；形成圖形化層之后，去除暴露出的犧牲層以及位于犧牲層底部的偽溝道柱，至暴露出基底表面。本發明的形成方法可以提升溝道柵極環繞結構鰭式場效應晶體管的性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件及其形成方法。

背景技術

鰭式場效應晶體管(Fin FET)是一種新興的多柵器件，它一般包括凸出于半導體襯底表面的鰭部，覆蓋部分所述鰭部的頂部表面和側壁的柵極結構，位于柵極結構兩側的鰭部中的源漏摻雜區。在傳統平面式的金屬-氧化物半導體場效應晶體管結構中，控制電流通過的閘門，只能在閘門的一側控制電路的接通與斷開，屬于平面的架構；而在FinFET的架構中，閘門成類似魚鰭的叉狀3D架構，可于電路兩側控制電路的接通與斷開。這種設計使得鰭式場效應晶體管具有更強的短溝道抑制能力，可以改善電路控制并減少漏電流，縮短晶體管的柵長，具有更強的工作電流及對溝道更好的電學控制。

隨著半導體技術的進一步發展，集成電路器件的尺寸越來越小，傳統的鰭式場效應晶體管在進一步增大工作電流方面存在限制。具體的，由于鰭部中只有靠近頂部表面和側壁的區域用來作為溝道區，使得鰭部中用于作為溝道區的體積較小，這對增大鰭式場效應晶體管的工作電流造成限制。因此，提出了一種溝道柵極環繞(gate-all-around，簡稱GAA)結構的鰭式場效應晶體管(GAA FinFET)，使得用于作為溝道區的體積增加，進一步的增大了溝道柵極環繞結構鰭式場效應晶體管的工作電流。

然而，現有技術中溝道柵極環繞結構鰭式場效應晶體管的性能有待提升。

發明內容

本發明解決的技術問題是提供一種半導體器件及其形成方法，以提升溝道柵極環繞結構鰭式場效應晶體管的性能。

為解決上述技術問題，本發明技術方案提供一種半導體器件的形成方法，包括：提供基底，所述基底上具有若干分立排布的溝道柱，所述溝道柱包括真溝道柱以及偽溝道柱；在所述基底表面、所述溝道柱的側壁和頂部形成犧牲層；在所述犧牲層上形成圖形化層，所述圖形化層暴露出所述偽溝道柱側壁和頂部的所述犧牲層以及位于所述真溝道柱與所述偽溝道柱之間的所述基底上的部分所述犧牲層；形成所述圖形化層之后，去除暴露出的所述犧牲層以及位于所述犧牲層底部的所述偽溝道柱，暴露出所述基底表面。

可選的，所述犧牲層材料為SiN、SiOCN或SiBCN中的至少一種。

可選的，在形成所述犧牲層之前，還包括：在所述基底上形成隔離層，所述隔離層覆蓋所述溝道柱的部分側壁，所述隔離層的頂部表面低于所述溝道柱的頂部表面。

可選的，形成所述隔離層的方法包括：在所述基底上形成初始隔離層，所述初始隔離層覆蓋所述真溝道柱與所述偽溝道柱；對所述初始隔離層進行平坦化處理，直至暴露出所述真溝道柱與所述偽溝道柱的頂部表面為止；在平坦化處理之后，回刻蝕部分所述初始隔離層，形成所述隔離層。

可選的，在去除暴露出的所述犧牲層以及位于所述犧牲層底部的所述偽溝道柱，至暴露出所述基底表面之后，還包括：去除所述圖形化層。

可選的，在去除所述圖形化層之后，還包括：在剩余且處于所述隔離層中且表面低于所述隔離層表面的所述偽溝道柱的頂部表面形成絕緣層，所述絕緣層的頂部表面與所述隔離層的頂部表面齊平。

可選的，在形成所述絕緣層之后，還包括：去除所述真溝道柱頂部和側壁上的所述犧牲層、以及所述基底表面的所述犧牲層。