[發明專利]半導體器件及其形成方法

在審

• 申請號: 202010469265.1
• 申請日: 2020-05-28
• 公開（公告）號: CN113745111A
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/10
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種半導體器件及其形成方法，其形成方法包括：提供襯底，襯底包括第一區，第一區上具有第一源摻雜層，第一源摻雜層內具有第一摻雜離子；在第一源摻雜層內形成若干開口，開口的底部暴露出第一區的襯底的表面；在暴露出的第一區的所述襯底的表面上形成溝道柱，溝道柱包括位于開口內且側壁被第一源摻雜層覆蓋的第二部分和位于第二部分上的第一部分；對溝道柱的第二部分進行離子摻雜形成第二源摻雜層，所述第二源摻雜層內具有第二摻雜離子，第二摻雜離子的離子濃度小于第一摻雜離子的離子濃度，第二摻雜離子的離子類型與所述第一摻雜離子的離子類型相同；本發明的形成方法使得形成的半導體器件的性能得到提高。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體器件及其形成方法。

背景技術

鰭式場效應晶體管(Fin FET)是一種新興的多柵器件，它一般包括凸出于半導體襯底表面的鰭部，覆蓋部分所述鰭部的頂部表面和側壁的柵極結構，位于柵極結構兩側的鰭部中的源漏摻雜區。與平面式的金屬-氧化物半導體場效應晶體管相比，鰭式場效應晶體管具有更強的短溝道抑制能力，具有更強的工作電流。

隨著半導體技術的進一步發展，集成電路器件的尺寸越來越小，傳統的鰭式場效應晶體管在進一步增大工作電流方面存在限制。具體的，由于鰭部中只有靠近頂部表面和側壁的區域用來作為溝道區，使得鰭部中用于作為溝道區的體積較小，這對增大鰭式場效應晶體管的工作電流造成限制。因此，提出了一種溝道柵極環繞(gate-all-around，簡稱GAA)結構的鰭式場效應晶體管，使得用于作為溝道區的體積增加，進一步的增大了溝道柵極環繞結構鰭式場效應晶體管的工作電流。

然而，現有技術中溝道柵極環繞結構鰭式場效應晶體管的性能有待提升。

發明內容

本發明解決的技術問題是提供一種半導體器件及其形成方法，以提升溝道柵極環繞結構鰭式場效應晶體管的性能。

為解決上述技術問題，本發明技術方案提供一種半導體器件的形成方法，包括：提供襯底，所述襯底包括第一區，所述第一區上具有第一源摻雜層，所述第一源摻雜層內具有第一摻雜離子；在所述第一源摻雜層內形成若干開口，所述開口的底部暴露出所述第一區的所述襯底的表面；在暴露出的所述第一區的所述襯底的表面上形成溝道柱，所述溝道柱包括位于所述開口內且側壁被所述第一源摻雜層覆蓋的第二部分和位于第二部分上的第一部分；對所述溝道柱的第二部分進行離子摻雜形成第二源摻雜層，所述第二源摻雜層內具有第二摻雜離子，所述第二摻雜離子的離子濃度小于第一摻雜離子的離子濃度，所述第二摻雜離子的離子類型與所述第一摻雜離子的離子類型相同。

可選的，所述第二摻雜離子的離子濃度為1.0E20atom/cm³～8.0E21aotm/cm³。

可選的，所述第二摻雜離子的摻雜工藝包括原位摻雜。

可選的，所述襯底還包括第二區，所述第一區與所述第二區相鄰，所述第二區上具有第三源摻雜層，所述第三源摻雜層內具有第三摻雜離子。

可選的，在所述第一源摻雜層內形成所述開口的步驟包括：在所述第一源摻雜層上和所述第三源摻雜層形成若干分立的初始溝道柱；在所述襯底上形成初始隔離層，所述初始隔離層覆蓋所述第一源摻雜層、第三源摻雜層、所述初始溝道柱；去除所述第一區的所述初始溝道柱及位于所述初始溝道柱底部的所述第一源摻雜層，至暴露出所述第一區的所述襯底表面，在所述第一源摻雜層內形成所述開口。

可選的，所述初始溝道柱和所述溝道柱采用非相同材料。

可選的，所述第三摻雜離子的離子類型與所述第一摻雜離子的離子類型相反。

可選的，在形成所述第二源摻雜層之后，還包括：去除部分厚度的所述初始隔離層，形成覆蓋所述溝道柱和所述初始溝道柱的部分側壁的隔離層，所述隔離層的頂部表面低于所述初始溝道柱和所述溝道柱的頂部表面。