[發(fā)明專利]一種具有層次結(jié)構(gòu)的集成電路的優(yōu)化方法、系統(tǒng)及存儲(chǔ)介質(zhì)

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• 申請(qǐng)?zhí)枺?/td>: 202010456616.5
• 申請(qǐng)日: 2020-05-26
• 公開（公告）號(hào): CN111611762A
• 公開（公告）日: 2020-09-01
• 發(fā)明（設(shè)計(jì)）人: 黃國(guó)勇;張巖
• 申請(qǐng)（專利權(quán)）人: 國(guó)微集團(tuán)（深圳）有限公司
• 主分類號(hào): G06F30/392
• 分類號(hào): G06F30/392;G06F30/394;G06F30/3312
• 代理公司: 深圳市康弘知識(shí)產(chǎn)權(quán)代理有限公司 44247
• 代理人: 孫潔敏

本發(fā)明公開了一種具有層次結(jié)構(gòu)的集成電路的優(yōu)化方法、系統(tǒng)及存儲(chǔ)介質(zhì)，所述集成電路的層次結(jié)構(gòu)包括一個(gè)位于頂層的模塊和多個(gè)位于其他層的模塊，除了位于最低層的模塊，每一模塊都包括至少一個(gè)位于下一層的低層模塊，所述方法包括：選擇要進(jìn)行優(yōu)化的模塊及所述模塊中的低層模塊；對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時(shí)序約束條件。采用本發(fā)明的技術(shù)方案，可提高整個(gè)優(yōu)化流程的計(jì)算效率。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種具有層次結(jié)構(gòu)的集成電路的優(yōu)化方法、系統(tǒng)及存儲(chǔ)介質(zhì)。

背景技術(shù)

集成電路的自動(dòng)布局布線包括多個(gè)步驟。典型的自動(dòng)布局布線工具首先將設(shè)計(jì)網(wǎng)表劃分為頂層設(shè)計(jì)和許多模塊級(jí)設(shè)計(jì)，并且以DEF格式輸出模塊級(jí)電路。模塊級(jí)電路的時(shí)序約束條件由整個(gè)芯片電路的時(shí)序約束條件預(yù)算規(guī)劃得到，包括模塊的輸入輸出時(shí)序約束條件和模塊內(nèi)部的時(shí)序約束條件，這些時(shí)序約束條件用SDF (Synopsys Design Constraint)格式來描述，其中模塊的輸入輸出時(shí)序約束條件包括最大輸入時(shí)間約束、最小輸入時(shí)間約束、最大輸出時(shí)間約束和最小輸出時(shí)間約束。模塊級(jí)的布局布線引擎將模塊內(nèi)部的層級(jí)結(jié)構(gòu)打平后對(duì)其進(jìn)行最優(yōu)布局布線，以期滿足模塊級(jí)的時(shí)序約束條件。然后將帶有時(shí)序信息和物理邊界信息的所有模塊的抽象表示進(jìn)行整合，得到頂層設(shè)計(jì)。如果考慮到頂層設(shè)計(jì)的RC提取后的時(shí)序分析，某一個(gè)模塊的輸入或（和）輸出時(shí)序條件沒有滿足，也就是包括這個(gè)模塊的模塊間時(shí)序路經(jīng)不能滿足時(shí)序約束條件，那么這個(gè)模塊則處于關(guān)鍵路徑上，在這種情況下，對(duì)于處于關(guān)鍵路徑上的所有模塊，需要由頂層設(shè)計(jì)的時(shí)序約束條件重新預(yù)算規(guī)劃得到新的時(shí)序約束條件，并且這些模塊的布局布線需要重新進(jìn)行優(yōu)化修改設(shè)計(jì)。這個(gè)過程將反復(fù)迭代直至所有模塊和模塊間的時(shí)序約束條件都得到滿足為止。

由上面的分析可知，在典型的自動(dòng)布局布線工具中，電路被劃分為頂層設(shè)計(jì)和模塊級(jí)設(shè)計(jì)。模塊級(jí)設(shè)計(jì)的時(shí)序約束條件由頂層設(shè)計(jì)時(shí)序約束條件人為預(yù)算規(guī)劃得到，在模塊級(jí)完成滿足時(shí)序約束條件的布局布線后，被整合到頂層設(shè)計(jì)后，模塊間時(shí)序約束條件可能不滿足，從而要反復(fù)迭代模塊級(jí)布局布線過程，降低了整個(gè)流程的計(jì)算效率。

發(fā)明內(nèi)容

針對(duì)上述現(xiàn)有技術(shù)存在的問題，本發(fā)明提出一種具有層次結(jié)構(gòu)的集成電路的優(yōu)化方法，在芯片級(jí)時(shí)序約束條件下對(duì)模塊間的電路進(jìn)行直接優(yōu)化，從而有效提高自動(dòng)布局布線的效率。

本發(fā)明實(shí)施例中，提供了一種具有層次結(jié)構(gòu)的集成電路的優(yōu)化方法，所述集成電路的層次結(jié)構(gòu)包括一個(gè)位于頂層的模塊和多個(gè)位于其他層的模塊，除了位于最低層的模塊，每一模塊都包括至少一個(gè)位于下一層的低層模塊，所述方法包括：

選擇要進(jìn)行優(yōu)化的模塊及所述模塊中的低層模塊；

對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時(shí)序約束條件。

本發(fā)明實(shí)施例中，通過對(duì)所述低層模塊間的邊界路徑的網(wǎng)表、布線信息和電阻電容信息進(jìn)行時(shí)序分析和優(yōu)化，來對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序分析和優(yōu)化。

本發(fā)明實(shí)施例中，對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序分析和優(yōu)化，包括：

根據(jù)所述當(dāng)前模塊和所述低層模塊的網(wǎng)表數(shù)據(jù)進(jìn)行時(shí)序分析；

判斷所述時(shí)序分析的結(jié)果是否滿足對(duì)應(yīng)的時(shí)序約束條件；

如果滿足，則所述低層模塊間的邊界路徑時(shí)序約束條件收斂；

如果不滿足，則對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序優(yōu)化。

本發(fā)明實(shí)施例中，通過插入緩沖器或改變邏輯門的大小來調(diào)整所述低層模塊間邊界路徑的時(shí)延。

本發(fā)明實(shí)施例中，對(duì)所述低層模塊間的邊界路徑進(jìn)行時(shí)序分析和優(yōu)化之后，還包括：