[發(fā)明專利]一種具有層次結(jié)構的集成電路的優(yōu)化方法、系統(tǒng)及存儲介質(zhì)在審
| 申請?zhí)枺?/td> | 202010456616.5 | 申請日： | 2020-05-26 |
| 公開（公告）號： | CN111611762A | 公開（公告）日： | 2020-09-01 |
| 發(fā)明（設計）人： | 黃國勇;張巖 | 申請（專利權）人： | 國微集團（深圳）有限公司 |
| 主分類號： | G06F30/392 | 分類號： | G06F30/392;G06F30/394;G06F30/3312 |
| 代理公司： | 深圳市康弘知識產(chǎn)權代理有限公司 44247 | 代理人： | 孫潔敏 |
| 地址： | 518000 廣東省深圳市南山區(qū)粵*** | 國省代碼： | 廣東;44 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 具有 層次 結(jié)構 集成電路 優(yōu)化 方法 系統(tǒng) 存儲 介質(zhì) | ||
1.一種具有層次結(jié)構的集成電路的優(yōu)化方法，所述集成電路的層次結(jié)構包括一個位于頂層的模塊和多個位于其他層的模塊，除了位于最低層的模塊，每一模塊都包括至少一個位于下一層的低層模塊，所述方法包括：
選擇要進行優(yōu)化的模塊及所述模塊中的低層模塊；
對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時序約束條件。
2.如權利要求1所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，通過對所述低層模塊間的邊界路徑的網(wǎng)表、布線信息和電阻電容信息進行時序分析和優(yōu)化，來對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化。
3.如權利要求1所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化，包括：
根據(jù)所述當前模塊和所述低層模塊的網(wǎng)表數(shù)據(jù)的進行時序分析；
判斷所述時序分析的結(jié)果是否滿足對應的時序約束條件；
如果滿足，則所述低層模塊間的邊界路徑時序約束條件收斂；
如果不滿足，則對所述低層模塊間的邊界路徑進行時序優(yōu)化。
4.如權利要求3所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，通過插入緩沖器或改變邏輯門的大小來調(diào)整所述低層模塊間邊界路徑的時延。
5.一種如權利要求1所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化之后，還包括：
判斷所述低層模塊的內(nèi)部路徑是否滿足時序約束條件，是則將優(yōu)化后的邊界路徑數(shù)據(jù)作為當前模塊的時序收斂數(shù)據(jù)；
否則，對所述低層模塊的內(nèi)部路徑進行時序優(yōu)化，使得所述低層模塊的內(nèi)部路徑滿足時序約束條件。
6.一種如權利要求5所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，對所述低層模塊的內(nèi)部路徑進行時序優(yōu)化，使得所述低層模塊的內(nèi)部路徑滿足時序約束條件之后，再次對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時序約束條件。
7.一種如權利要求1所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時序約束條件，包括：
獲取所述模塊的層次化RC信息；
將所述低層模塊間的邊界路徑的RC信息進行合并，擴展到所述模塊的整個邊界路徑以產(chǎn)生所述模塊的整個邊界路徑的RC信息；
對所述模塊的整個邊界路徑的RC信息進行RC分析，來判定所述低層模塊是否存在模塊內(nèi)部的時序約束條件沖突；
如果所述低層模塊存在模塊內(nèi)部的時序約束條件沖突，則對所述低層模塊的內(nèi)部路徑進行優(yōu)化修改，使得所述低層模塊的內(nèi)部路徑滿足其相應的時序約束條件的同時，所述低層模塊間的邊界路徑的時序約束條件也得到滿足。
8.一種如權利要求7所述的具有層次結(jié)構的集成電路的優(yōu)化方法，其特征在于，對所述低層模塊的內(nèi)部路徑進行時序優(yōu)化，使得所述低層模塊的內(nèi)部路徑滿足其相應的時序約束條件之后，再次對所述低層模塊間的邊界路徑進行時序分析和優(yōu)化，使得所述模塊中的電路滿足所述模塊的時序約束條件。
9.一種具有層次結(jié)構的集成電路的優(yōu)化系統(tǒng)，其特征在于，對具有層次結(jié)構的集成電路進行優(yōu)化時，采用如權利要求1-8任一項所述的具有層次結(jié)構的集成電路的優(yōu)化方法。
10.一種存儲介質(zhì)，其特征在于，所述存儲介質(zhì)中存儲有計算機程序指令，所述計算機程序指令被計算機執(zhí)行時，執(zhí)行如權利要求1-8任一項所述的具有層次結(jié)構的集成電路的優(yōu)化方法。
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