[發明專利]采用銅互連的集成電路封裝結構及其制作方法

在審

• 申請號: 202010420839.6
• 申請日: 2020-05-18
• 公開（公告）號: CN111564416A
• 公開（公告）日: 2020-08-21
• 發明（設計）人: 李宗亞;吳新;王成遷
• 申請（專利權）人: 無錫中微高科電子有限公司;中國電子科技集團公司第五十八研究所
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/535;H01L23/48;H01L23/50;H01L21/56
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 殷紅梅

1.一種采用銅互連的集成電路封裝結構，其特征在于，所述封裝結構包括：

布線基體，所述布線基體中設有若干個間隔分布的銅互連結構；每個所述銅互連結構包括引出端和連接端，所述引出端外露于所述布線基體的下表面；

集成電路芯片，所述集成電路芯片設于所述布線基體中，所述布線基體的連接端連接所述集成電路芯片的IO端，使得所述IO端和所述引出端之間通過所述銅互連結構形成電通路。

2.如權利要求1所述的所述采用銅互連的集成電路封裝結構，其特征在于，所述引出端為互連焊盤，所述互連焊盤外露于所述布線基體的下表面。

3.如權利要求1所述的所述采用銅互連的集成電路封裝結構，其特征在于，每個所述銅互連結構包括至少一個互連銅柱。

4.如權利要求3所述的所述采用銅互連的集成電路封裝結構，其特征在于，所述銅互連結構包括多個互連銅柱，相鄰兩個所述互連銅柱之間通過互連銅帶連接。

5.如權利要求4所述的所述采用銅互連的集成電路封裝結構，其特征在于，所述布線基體包括多個從下至上依次層疊的互連層；

所述銅互連結構的多個互連銅柱設于對應的互連層中，且從下至上依次層疊連接。

6.如權利要求1所述的所述采用銅互連的集成電路封裝結構，其特征在于，所述連接端為橋連銅帶，所述橋連銅帶連接所述集成電路芯片的IO端。

7.一種采用銅互連的集成電路封裝結構的制造方法，其特征在于，

提供臨時載板，在所述臨時載板上生長形成金屬種子層；

在所述金屬種子層上形成若干個間隔底層銅互連結構，通過基體介質塑封所述底層銅互連結構，形成基底層；

確定集成電路芯片設置區域，在位于所述集成電路芯片設置區域周圍的底層銅互連結構上制作上層銅互連結構，使得所述上層銅互連結構和對應的底層銅互連結構之間形成電通路；

在所述集成電路芯片設置區域上設置集成電路芯片；

使得所述集成電路芯片的下部IO端，與位于所述集成電路芯片設置區域中的底層銅互連結構之間形成電通路；使得所述集成電路芯片的上部IO端，與位于所述上層銅互連結構之間形成電通路；通過基體介質塑封所述上層銅互連結構和集成電路芯片，形成封裝層；

剝離所述臨時載板。

8.如權利要求7所述的采用銅互連的集成電路封裝結構的制造方法，其特征在于，所述在所述金屬種子層上形成若干個間隔底層銅互連結構，通過基體介質塑封所述底層銅互連結構，形成基底層的步驟包括：

在所述金屬種子層上形成若干個間隔分布的所述底層銅互連結構的引出端；

在各個所述引出端上制作底層互連銅柱，使得所述底層互連銅柱與對應的引出端電連通形成所述底層銅互連結構；

通過基體介質塑封所述引出端和底層互連銅柱，形成基底層，所述引出端外露于所述基底層的下表面。

9.如權利要求7所述的采用銅互連的集成電路封裝結構的制造方法，其特征在于，所述確定集成電路芯片設置區域，在位于所述集成電路芯片設置區域周圍的底層銅互連結構上制作上層銅互連結構，使得所述上層銅互連結構和對應的底層銅互連結構之間形成電通路的步驟，包括：

確定集成電路芯片設置區域；

在位于所述集成電路芯片設置區域周圍的底層銅互連結構上，制作所述上層銅互連結構的互連銅柱，使得所述上層銅互連結構的互連銅柱和對應的底層銅互連結構之間形成電通路。