[發明專利]半導體結構及其制備方法

在審

• 申請號: 202010419289.6
• 申請日: 2020-05-18
• 公開（公告）號: CN112310218A
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 林昌杰
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L27/108;H01L21/8242
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 韓旭;黃艷

本公開提供一種半導體結構及其制備方法。該半導體結構具有一基底、一第一漏極應力源、一第一源極應力源、一埋入式柵極結構、一第二漏極應力源、一第二源極應力源以及一平面柵極結構。該基底具有一圖案密集區以及一圖案稀疏區。該第一漏極應力源設置在該圖案密集區中。該第一源極應力源設置在該圖案密集區中。該埋入式柵極結構設置在該圖案密集區中，并位在該第一漏極應力源與該第一源極應力源之間。該第二漏極應力源設置在該圖案稀疏區中。該第二源極應力源設置在該圖案稀疏區中。該平面柵極結構設置在該圖案稀疏區中，并位在該第二漏極應力源與該第二源極應力源之間。

技術領域

本公開主張2019/07/31申請的美國正式申請案第16/528,282號的優先權及益處，該美國正式申請案的內容以全文引用的方式并入本文中。

本公開涉及一種半導體結構及其制備方法。特別涉及一種具有一漏極應力源、一源極應力源與一埋入式柵極的半導體結構及其制備方法。

背景技術

縮減半導體元件的尺寸會導致改善效能、增加容量及/或降低成本。然而，當半導體元件的尺寸變得更小時，一半導體元件可能無法實現多樣的元件特性。因此，對半導體制造而言，尺寸縮減需要更復雜精密的技術。舉例來說，當將一金屬氧化半導體場效晶體管(metal-oxide-semiconductor field-effect transistor，MOSFET)的通道長度調整到一特定程度時，則可能發生短通道效應。當該通道長度與源極以及漏極接面的空乏層寬度的等級大小相同時，一MOSFET元件被視為短的。舉例來說，短通道效應包括汲致障蔽下降(drain induced barrier lowering)以及熱載子損傷(hot-carrier degradation)。

再者，為了強化半導體元件的性能，已使用應變的硅。應變的硅為一層硅，其中這些硅原子伸展到超過其標準內原子間距(normal interatomic distance)。將這些硅原子分開地移動得更遠，會降低其原子力(atomic forces)，該原子力經由晶體管而干預電子移動，也因此改善載子移動率(carrier mobility)，導致較佳的芯片效能以及較低的耗能。舉例來說，可由將該層的硅放置在一硅鍺(silicon germanium，SiGe)基底上，其中這些原子設置得比與一硅基底分開地更遠。

上文的“現有技術”說明僅是提供背景技術，并未承認上文的“現有技術”說明公開本公開的標的，不構成本公開的現有技術，且上文的“現有技術”的任何說明均不應作為本公開的任一部分。

發明內容

本公開提供一種半導體結構。在本公開的一實施例中，該半導體結構包括一基底，具有一圖案密集區以及一圖案稀疏區；一第一漏極應力源，設置在該圖案密集區中；一第一源極應力源，設置在該圖案密集區中；一埋入式柵極結構，設置在該圖案密集區中，并位在該第一漏極應力源與該第一源極應力源之間；一第二漏極應力源，設置在該圖案稀疏區中；一第二源極應力源，設置在該圖案稀疏區中；以及一平面柵極結構，設置在該圖案稀疏區中，并位在該第二漏極應力源與該第二源極應力源之間。

在一些實施例中，該基底包含硅，而該第一漏極應力源與該第一源極應力源包含硅鍺，且該第二漏極應力源與該第二源極應力源包含硅鍺。

在一些實施例中，該半導體結構還包括一位元線，連接該第一漏極應力源。

在一些實施例中，該半導體結構還包括一位元線接觸點，設置在該第一漏極應力源與該位元線之間。

在一些實施例中，該半導體結構還包括一存儲電容，連接該第一源極應力源。

在一些實施例中，該半導體結構還包括一存儲節點接觸點，設置在該存儲電容與該第一源極應力源之間。

在一些實施例中，該第一漏極應力源包括一第一漏極層、一第二漏極層以及一第三漏極層，而該第一源極應力源包括一第一源極層、一第二源極層以及一第三源極層。