[發明專利]一種芯片物理防護電路及方法

在審

• 申請號: 202010411068.4
• 申請日: 2020-05-15
• 公開（公告）號: CN113204803A
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 盧君明;洪享
• 申請（專利權）人: 上海堅芯電子科技有限公司
• 主分類號: G06F21/75
• 分類號: G06F21/75
• 代理公司: 上海知信徽申專利代理事務所(普通合伙) 31428
• 代理人: 褚相武

1.一種芯片物理防護電路，其特征在于，包括N個移位寄存器、N個反向器、N個異或門、N個異或非門、M個與門和總鎖存器，其中，

前一個移位寄存器的Q端與下一個移位寄存器的D端連接，N個移位寄存器形成串聯結構，排在首位的移位寄存器的D端輸入數據；每個移位寄存器的Q端均連接一個反向器和一條頂層金屬網線；每個異或門的輸入連接反向器的輸出和一條頂層金屬網線的輸出，異或門的輸出連接與門的輸入；每個異或非門的輸入連接一條頂層金屬網線的輸出、反向器的輸出和芯片關鍵工作信號，記為Ksig_i[i]，i＝0～N-1，異或非門的輸出記為Ksig_o[i]，i＝0～N-1；所述與門將N個異或門的輸出相與后輸入所述總鎖存器的D端，記為Check_D，總鎖存器的Q端記為Check_Q。

2.根據權利要求1所述的一種芯片物理防護電路，其特征在于，輸入不同異或門的頂層金屬網線處于不同級電路。

3.根據權利要求1所述的一種芯片物理防護電路，其特征在于，所述頂層金屬網線為亂序布線。

4.根據權利要求1所述的一種芯片物理防護電路，其特征在于，所述與門的輸出與總鎖存器的D端采用底層金屬連線。

5.根據權利要求1所述的一種芯片物理防護電路，其特征在于，所述異或非門的輸入和輸出金屬連線均采用底層金屬連線。

6.根據權利要求1所述的一種芯片物理防護電路，其特征在于，所述頂層金屬網線正常工作時，Check_D為“1”，Check_Q為“1”；頂層金屬網線異常時，Check_D為“0”，Check_Q為“0”。

7.一種芯片物理防護方法，采用權利要求1-6之一所述芯片物理防護電路，其特征在于，包括以下步驟：

S10，芯片的MCU內核產生N位隨機數，作為第一個移位鎖存器的D端輸入，芯片關鍵工作信號Ksig_i[i]輸入異或非門；

S20，經過若干個時鐘，讀取異或非門的輸出Ksig_o[i]；

S30，Ksig_i[i]＝＝Ksig_o[i]？

S40，否，則芯片被破壞，進行異常處理；

S31，是，則判斷Check_D＝1，Check_Q＝1？；

S32，是，則判斷芯片工作正常；否，則芯片被破壞，進行異常處理。

8.根據權利要求7所述的一種芯片物理防護方法，其特征在于，所述頂層金屬網線為亂序布線。

9.根據權利要求7所述的一種芯片物理防護方法，其特征在于，所述異常處理為芯片自動復位。

10.根據權利要求7所述的一種芯片物理防護方法，其特征在于，所述異常處理為芯片自動損毀。