[發明專利]具有場板結構的低柵電荷器件及其制造方法

有效

• 申請號: 202010350874.5
• 申請日: 2020-04-28
• 公開（公告）號: CN111463263B
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 吳健
• 申請（專利權）人: 上海晶豐明源半導體股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/40;H01L29/423;H01L29/49;H01L21/336;H01L29/78
• 代理公司: 上海大視知識產權代理事務所(特殊普通合伙) 31314
• 代理人: 蔡沅

本發明涉及一種具有場板結構的低柵電荷器件及其制造方法，屬于半導體技術領域。該具有場板結構的低柵電荷器件中，其多晶硅沉積層分為相互分隔的兩個部分，第一多晶硅沉積層作為柵極；第二多晶硅沉積層作為連接源極的控制柵，由此減少柵極與漂移區的重疊面積，同時利用控制柵屏蔽柵漏電容，從而達到減少柵漏電容，使本發明的具有場板結構的低柵電荷器件更適用于高頻應用的目的，且本發明的結構簡單，能夠采用通用工藝，制造方法十分方便。

技術領域

本發明涉及半導體技術領域，特別涉及場效應晶體管技術領域，具體是指一種具有場板結構的低柵電荷器件及其制造方法。

背景技術

現有技術中具有場板設計的器件結構如圖1及2所示，圖2為圖1中的器件100沿A-A’方向的器件剖面圖200。該器件包括襯底102、N型漂移漏極區域(NDD)103、P-體區104、P+摻雜區105、N+摻雜區106、氧化層107、多晶硅層108、N+摻雜區109、高壓氧化層110和柵極112。其高壓氧化層(HV-Oxide)110上的多晶硅層(poly)108作為一個場板結構，以改善擊穿性能；較大的多晶硅柵極(Poly Gate)112面積有助于在導通狀態(ON-state)下的多晶硅區域下的漂移區域(NDD，drift region)103中積累電子，從而降低漏源導通電阻(Rdson)。然而，由于柵極112與漂移區103重疊面積較大，因此柵極與漏極的密勒電容(柵漏電容Cgd)就較大。柵漏電容Cgd越大，功率損耗就越大，因此難以適用于要求盡可能小的柵漏電容Cgd的高頻應用。

所以，必須提供一種柵漏電容Cgd更小的器件以滿足高頻應用的需要。

發明內容

本發明的目的是克服了上述現有技術中的缺點，提供一種將多晶硅層分為兩個部分，一部分作為柵極，另一部分作為控制柵，由此減少柵極與漂移區的重疊面積，以減少柵漏電容Cgd，使之更適用于高頻應用的具有場板結構的低柵電荷器件及其制造方法。

為了實現上述的目的，本發明的具有場板結構的低柵電荷器件具有如下構成：

襯底；

N型漂移漏極區域，覆蓋于所述的襯底之上；

P-體區，形成于所述N型漂移漏極區域頂部的部分區域中；

N摻雜區，形成于所述N型漂移漏極區域頂部的另一部分區域中；

柵極氧化層，包括覆蓋于所述的P-體區與部分N摻雜區之上的第一柵極氧化層，以及覆蓋于部分所述的N摻雜區與部分N型漂移漏極區域之上的第二柵極氧化層；

多晶硅沉積層，包括覆蓋于所述第一柵極氧化層之上的第一多晶硅沉積層，以及覆蓋于所述的第二柵極氧化層之上的第二多晶硅沉積層，所述的第一多晶硅沉積層作為柵極，所述的第二多晶硅沉積層作為控制柵；

側墻層，設置于所述的第一多晶硅沉積層兩側及所述的第二多晶硅沉積層兩側；

P+摻雜區及第一N+摻雜區，形成于所述P-體區頂部，作為源極；

第二N+摻雜區，形成于所述N型漂移漏極區域頂部，作為漏極；

硅化層，包括形成于所述源極區域之上的第一硅化層，所述第一多晶硅沉積層之上的第二硅化層，所述第二多晶硅沉積層之上的第三硅化層，以及所述漏極區域之上的第四硅化層。

該具有場板結構的低柵電荷器件還包括：高壓氧化層，位于所述N型漂移漏極區域與所述的第二多晶硅沉積層之間。或者還可以包括：硅局部氧化層或淺溝槽隔離，所述的硅局部氧化層或淺溝槽隔離均形成于所述N型漂移漏極區域頂部，并位于所述的第二多晶硅沉積層之下。

該具有場板結構的低柵電荷器件中，所述的高壓氧化層可設置于所述的N型漂移漏極區域與部分所述的N摻雜區之上，且不具有所述的第二柵極氧化層。