[發(fā)明專利]增強型本地布線和時鐘改進的可配置邏輯塊內(nèi)部布線架構(gòu)

在審

• 申請?zhí)枺?/td>: 202010340314.1
• 申請日: 2020-04-26
• 公開（公告）號: CN112241616A
• 公開（公告）日: 2021-01-19
• 發(fā)明（設(shè)計）人: E·F·德林杰;J·T·揚;B·C·蓋德;C·拉維珊卡;D·穆爾;S·P·揚
• 申請（專利權(quán)）人: 賽靈思公司
• 主分類號: G06F30/347
• 分類號: G06F30/347;G06F30/392;G06F117/04
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 郭星

本公開涉及增強型本地布線和時鐘改進的可配置邏輯塊內(nèi)部布線架構(gòu)。一種系統(tǒng)包括彼此相鄰放置的一對可配置邏輯塊(CLB)，其中每個CLB包括多個可配置邏輯元件。多組inode被配置為接受去往和/或來自CLB的信號，其中第一組inode位于相鄰CLB左側(cè)，而第二組inode位于相鄰CLB右側(cè)。多個bnode嵌入在相鄰CLB的中間，其中每個bnode被配置為在bnode與CLB左側(cè)的第一組inode中的一個inode之間建立第一連接，并且在bnode與CLB右側(cè)的第二組inode中的一個inode之間建立第二連接。第一布線連接和第二布線連接都位于一對相鄰CLB中。

技術(shù)領(lǐng)域

本公開總體上涉及用于可配置邏輯塊(CLB)的內(nèi)部布線、以及實現(xiàn)所提出的CLB內(nèi)部布線架構(gòu)的布線架構(gòu)。

背景技術(shù)

現(xiàn)場可編程門陣列(FPGA)架構(gòu)的最新發(fā)展既降低了由于NMOS/CMOS縮放而引起的布線多路復(fù)用器(或多路復(fù)用器)的尺寸，又減少了由于導(dǎo)線尺寸縮小和保持層數(shù)合理的需求而引起的水平方向上的軌道數(shù)。這些改變降低了互連線的一般布線與可配置邏輯塊(CLB)輸入引腳之間的連接性。當(dāng)前處理連接性問題的方法利用用于向單個CLB片添加連接性的互連節(jié)點或inode結(jié)構(gòu)。在此，inode結(jié)構(gòu)是用于互連的節(jié)點，這些節(jié)點也可以是常規(guī)布線的接口。

隨著CLB中的晶體管的尺寸繼續(xù)縮小，互連線沒有相應(yīng)地縮小，從而導(dǎo)致可用于互連線的一般布線的面積減小。同時，某些FPGA架構(gòu)的CLB大小增加了數(shù)倍。因此，在CLB的各個片之間使用大量互連線變得不可行。

發(fā)明內(nèi)容

一種系統(tǒng)包括彼此相鄰放置的一對可配置邏輯塊(CLB)，其中每個相鄰CLB包括多個可配置邏輯元件。多組inode被配置為接受去往和/或來自一對相鄰CLB的信號，其中第一組inode位于一對相鄰CLB左側(cè)，而第二組inode位于一對相鄰CLB右側(cè)。多個bnode嵌入在相鄰CLB的中間，其中每個bnode被配置為在bnode與一對相鄰CLB左側(cè)的第一組inode中的一個inode之間建立第一連接，并且在bnode與一對相鄰CLB右側(cè)的第二組inode中的一個inode之間建立第二連接。第一布線連接和第二布線連接都位于一對相鄰CLB中。

可以理解，多個bnode和inode的每個包括一個或多個多路復(fù)用器，其中多個bnode中的至少一組bnode共享其一個或多個多路復(fù)用器的多個輸入。多個bnode被配置為將來自第一組inode中的一個inode的輸入布線到多個bnode中的一個bnode，并且將來自bnode的輸入布線為到達輸入意圖到達的第二組inode中的所有inode，而不需要第一組inode中的一個inode與第二組inode中的一個inode之間的任何直接點對點連接。在一些實施例中，在CLB左側(cè)的第一組inode中的一個inode與CLB右側(cè)的第二組inode中的一個inode之間的一個或多個專用點對點連接，而沒有利用相鄰CLB的中間的多個bnode在相鄰CLB兩側(cè)的inode之間進行快速連接。在一些實施例中，多個bnode被布置成多個組，每組具有四個bnode，其中每組中的兩個bnode被配置為連接到相鄰CLB左側(cè)的第一組inode，并且該組中的兩個bnode被配置為連接到相鄰CLB右側(cè)的第二組inode。在一些實施例中，多個bnode被配置為分別用作在相鄰CLB的不同側(cè)的第一組inode和第二組inode的輸入和/或輸出之間的交叉開關(guān)。

在一些實施例中，該系統(tǒng)包括：包括多個可配置邏輯元件的可配置邏輯塊(CLB)；以及被配置為經(jīng)由多個控制節(jié)點(cnode)向多個可配置邏輯元件提供一個或多個時鐘信號的互連線的時鐘主干。多個cnode連接到多個可配置邏輯元件，并且被配置為利用來自時鐘主干的時鐘信號來驅(qū)動可配置邏輯元件的控制引腳。時鐘主干和上述多個cnode嵌入在CLB的中間，其中CLB中的多個可配置邏輯元件位于時鐘主干和上述多個cnode左側(cè)和右側(cè)，并且全部連接到CLB的中間的多個cnode。

參考以下詳細(xì)描述可以理解這些和其他方面。

附圖說明