[發明專利]內存存取接口裝置

有效

• 申請號: 202010327573.0
• 申請日: 2020-04-23
• 公開（公告）號: CN111913895B
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 蔡福欽;余俊锜;張志偉;周格至
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F13/12
• 分類號: G06F13/12;G06F13/16;G06F1/06
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 劉彬

一種內存存取接口裝置，包含：時鐘產生電路及存取信息傳輸電路。時鐘產生電路根據源頭時鐘信號產生參考時鐘信號。存取信息傳輸電路各包含：第一及第二時鐘除頻電路、相位調整電路及工作周期調整電路。第一時鐘除頻電路對參考時鐘信號除頻，產生第一除頻時鐘信號。第二時鐘除頻電路對第一除頻時鐘信號除頻，產生第二除頻時鐘信號。相位調整電路依據第二除頻時鐘信號對存取信息進行調整產生相位調整存取信息。工作周期調整電路根據第一除頻時鐘信號，將第一調整存取信息的工作周期調整為半周期，以產生輸出存取信息存取內存裝置。

技術領域

本發明涉及一種內存存取技術，且特別是涉及一種內存存取接口裝置。

背景技術

NAND閃存早期采用低速的單一數據傳送率(single data rate；SDR)模式架構。然而，隨著產品的帶寬需求逐漸增加，傳統的單一數據傳送率模式架構已經不敷使用，無法達成速度的需求。因此，非易失性雙倍數據傳送率(non-volatile double data rate；NVDDR)模式的架構被提出以突破速度的限制，并在此架構下提出越來越高速的規格。然而，市面上的控制器均被要求能夠支持所有速度的模式，以及具有信號校正的能力。

因此，如何設計一個新的內存存取接口裝置，以解決上述的缺失，乃為此一業界亟待解決的問題。

發明內容

發明內容旨在提供本公開內容的簡化摘要，以使閱讀者對本公開內容具備基本的理解。此發明內容并非本公開內容的完整概述，且其用意并非在指出本發明實施例的重要/關鍵組件或界定本發明的范圍。

本發明內容之一目的是在提供一種內存存取接口裝置，藉以改善先前技術的問題。

為達上述目的，本發明內容的一技術方案涉及一種內存存取接口裝置，包含：時鐘產生電路以及多個存取信息傳輸電路。時鐘產生電路配置以根據源頭時鐘信號產生多個參考時鐘信號，參考時鐘信號互相獨立且各具有可調相位。存取信息傳輸電路各包含：第一時鐘除頻電路、第二時鐘除頻電路、相位調整電路以及工作周期調整電路。第一時鐘除頻電路配置以對參考時鐘信號中之一進行除頻，以產生第一除頻時鐘信號。第二時鐘除頻電路配置以對第一除頻時鐘信號進行除頻，以產生第二除頻時鐘信號。相位調整電路配置以從內存存取控制器接收存取信息，以依據第二除頻時鐘信號對存取信息的相位進行調整，以產生相位調整存取信息。工作周期調整電路配置以調整相位調整存取信息的工作周期，以產生并輸出存取信息至內存裝置，據以存取內存裝置。

本發明的內存存取接口裝置可提供獨立、相位可調，且具有大時鐘范圍的時鐘信號，并確保輸出的存取信息的工作周期為半周期，達到精確調整存取信息的相位，以存取內存裝置的效果。

附圖說明

為讓本發明的上述和其他目的、特征、優點與實施例能更明顯易懂，所附圖式的說明如下：

圖1為本發明一實施例中，一種內存的方框圖；

圖2為本發明一實施例中，圖1中所繪示的內存存取接口裝置更詳細的方框圖；

圖3為本發明一實施例中，圖2中所繪示的時鐘產生電路更詳細的方框圖；

圖4為本發明一實施例中，時鐘產生電路中各信號的波形圖；以及

圖5A以及圖5B分別為本發明一實施例中，與指令時鐘相位調整電路相關的信號的波形圖。

具體實施方式

請參照圖1。圖1為本發明一實施例中，一種內存1的方框圖。內存1包含：內存存取控制器100、內存存取接口裝置110以及內存裝置120。

內存1可以通過例如，但不限于系統總線(未繪示)與其他的模塊電性耦接。舉例而言，內存1可通過系統總線與一個處理器(未繪示)電性耦接，以使處理器得以存取內存1。