[發明專利]一種三維存儲器及其制造方法

有效

• 申請號: 202010326207.3
• 申請日: 2020-04-23
• 公開（公告）號: CN111477631B
• 公開（公告）日: 2022-04-08
• 發明（設計）人: 劉子良;毛格;胡凱;程磊;王秉國
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 駱希聰

本發明提供了一種三維存儲器，包括襯底；位于所述襯底上的堆疊結構，所述堆疊結構包括間隔的柵極層；以及垂直穿過所述堆疊結構且到達所述襯底的陣列共源極，所述陣列共源極包括第一金屬化合物層和位于所述第一金屬化合物層內側的第二金屬化合物層，其中所述第一金屬化合物層的電阻率低于所述第二金屬化合物層的電阻率。

技術領域

本發明主要涉及半導體領域，尤其涉及一種三維存儲器和制造三維存儲器的方法。

背景技術

隨著市場對存儲密度要求的不斷提高，二維存儲器關鍵尺寸縮小已經到了規模量產技術上的極限，為了進一步提高存儲容量、降低成本，提出了三維結構的存儲器。

為提高存儲密度，一般通過增加三維存儲器中的堆疊層數來實現。目前主流的3DNAND閃存的三維存儲器件中，隨著存儲陣列結構的堆疊層的層數的不斷增加，陣列共源極(Array Common Source)的溝槽(trench)越來越深。單純的金屬(如W)填充，會造成晶圓的應力過大，嚴重的甚至將導致破片等問題。因此出現多晶硅加金屬材料填充陣列共源極的溝槽的方案以緩解應力。但這種結構造成電信號在陣列共源極中的傳輸電阻明顯增大，影響陣列共源極的電流傳輸，從而嚴重影響三維存儲器的擦寫性能。

發明內容

本發明要解決的技術問題是提供一種大幅度降低傳輸電阻的三維存儲器。

為解決上述技術問題，本發明提供了一種三維存儲器，包括：襯底；位于所述襯底上的堆疊結構，所述堆疊結構包括間隔的柵極層；以及垂直穿過所述堆疊結構且到達所述襯底的陣列共源極，所述陣列共源極包括第一金屬化合物層和位于所述第一金屬化合物層內側的第二金屬化合物層，其中所述第一金屬化合物層的電阻率低于所述第二金屬化合物層的電阻率。

在本發明的一實施例中，所述第一金屬化合物層和所述第二金屬化合物層的總厚度為5-20nm。

在本發明的一實施例中，所述第一金屬化合物層的厚度在3-15nm之間。

在本發明的一實施例中，所述陣列共源極包括還包括位于所述第二金屬化合物層內的導電柱。

在本發明的一實施例中，所述導電柱包括多晶硅和位于所述多晶硅之上的金屬。

在本發明的一實施例中，所述第一金屬化合物層和所述第二金屬化合物層包括相同的金屬元素。

在本發明的一實施例中，所述第一金屬化合物層包括金屬硅化物；和/或所述第二金屬化合物層包括金屬氮化物。

在本發明的一實施例中，所述第二金屬化合物層是具有粘接作用的擴散阻擋層。

本發明還提供一種三維存儲器的制造方法，包括以下步驟：提供半導體結構，所述半導體結構具有襯底和位于所述襯底上的堆疊層；形成垂直穿過所述堆疊層而到達所述襯底的開口；在所述開口側壁形成非金屬層；在所述非金屬層上形成金屬層，所述金屬層與所述非金屬層反應生成第一金屬化合物層；以及在所述第一金屬化合物層上形成第二金屬化合物層，所述第一金屬化合物層的電阻率低于所述第二金屬化合物層的電阻率。

在本發明的一實施例中，所述非金屬層的厚度為2-10nm。

在本發明的一實施例中，還包括：在所述開口內形成多晶硅；以及在所述多晶硅之上形成金屬。

在本發明的一實施例中，所述第一金屬化合物層和所述第二金屬化合物層包括相同的金屬元素。

在本發明的一實施例中，所述非金屬層為硅層。

在本發明的一實施例中，所述第二金屬化合物層包括金屬氮化物。

在本發明的一實施例中，所述開口是所述三維存儲器的柵線隙。