[發明專利]自對準雙重成像技術

在審

• 申請號: 202010324843.2
• 申請日: 2020-04-23
• 公開（公告）號: CN111477541A
• 公開（公告）日: 2020-07-31
• 發明（設計）人: 楊然富;張弛;鄧娟娟
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/033
• 分類號: H01L21/033
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 張彥敏

本發明涉及自對準雙重成像技術，涉及半導體制造技術，包括：提供半導體襯底，在半導體襯底上形成硬掩膜層，在硬掩膜層上形成非晶半導體條形結構，并形成第一介質層，第一介質層覆蓋在非晶半導體條形結構的頂部表面、側面以及非晶半導體條形結構之間的硬掩膜層表面；對第一介質層進行全面刻蝕并形成由僅位于非晶半導體條形結構的側面的第一介質層組成的側墻；形成第二介質層，第二介質層覆蓋非晶半導體條形結構、側墻和硬掩膜層的頂部表面以及側墻的側面；進行以側墻為停止層的平坦化工藝；以及去除側墻并形成由第二介質層和非晶半導體條形結構組成的圖形，而由側墻形成溝渠，溝渠之間結構組成圖形，而實現小溝渠大線寬的圖案，且溝渠寬度可調。

技術領域

本發明涉及半導體制造技術，尤其涉及一種自對準雙重成像技術。

背景技術

在半導體集成電路的制造過程中，隨著半導體制造的技術節點不斷往下推進，關鍵尺寸不斷縮小，已經超出了目前主流的光刻技術的物理極限，因此自對準雙重成像技術(Self-aligned Double Patterning,SADP)應運而生，并得到廣泛應用。

自對準雙重成像技術透過一次光刻完成后,相繼使用非光刻技術步驟(薄膜沉積,刻蝕等)進而實現對光刻圖形的空間倍增，最后再使用另外一次光刻和刻蝕將多余的圖形去除。傳統的自對準雙重圖形成像技術主要能做出1/2Pitch的大溝渠小線寬圖案，且軸心的線寬由光刻技術定義，由于光刻技術的物理極限，故軸心的線寬是有一定的極限，因此無法做出小溝渠大線寬的圖案，而無法滿足半導體集成電路制造的需求。

發明內容

本發明提供的一種自對準雙重成像技術，包括：S1：提供一半導體襯底，在半導體襯底上形成硬掩膜層，在硬掩膜層上形成非晶半導體條形結構，并形成第一介質層，所述第一介質層覆蓋在非晶半導體條形結構的頂部表面、側面以及非晶半導體條形結構之間的硬掩膜層表面；S2：對所述第一介質層進行全面刻蝕并形成由僅位于非晶半導體條形結構的側面的所述第一介質層組成的側墻；S3：形成第二介質層，第二介質層覆蓋非晶半導體條形結構、側墻和硬掩膜層的頂部表面以及側墻的側面；S4：進行以側墻為停止層的平坦化工藝；以及S5：去除側墻并形成由第二介質層和非晶半導體條形結構組成的圖形。

更進一步的，所述硬掩膜層包括由氧化層、氮化層和氧化層組成的ONO層。

更進一步的，在步驟S1中，在所述半導體襯底表面依次形成硬掩模層和非晶半導體層，采用光刻工藝形成第一光刻膠圖形以定義出非晶半導體條形結構的形成區域，所述第一光刻膠圖形由多個光刻膠條形結構排列而成，然后進行光刻刻蝕工藝而在硬掩膜層上形成非晶半導體條形結構。

更進一步的，所述第一介質層為氮化層。

更進一步的，所述平坦化技術為化學機械研磨技術。

更進一步的，在步驟S1中，根據半導體制造過程中需要的溝渠寬度決定形成的第一介質層的厚度。

更進一步的，步驟S3中，形成的第二介質層與非晶半導體條形結構的材質相同。

更進一步的，步驟S5中，第二介質層和非晶半導體條形結構組成的圖形的線寬為35埃米至50埃米。

更進一步的，步驟S5中，第二介質層和非晶半導體條形結構組成的圖形之間的溝渠的寬度為15埃米至25埃米。

更進一步的，步驟S3中，第二介質層與非晶半導體條形結構均為非晶硅層。

本發明提供的自對準雙重成像技術，在去除核心的非晶半導體條形結構之前,再次透過薄膜迭一層第二介質層如非晶半導體層,后續接著平坦化,最后再將側墻去除,可使實現與傳統的自對準雙重成像技術形成的圖案反向的圖案，即小溝渠大線寬的圖案，而由側墻形成溝渠，溝渠之間結構組成圖形，且溝渠寬度可根據側墻厚度調節。

附圖說明