[發明專利]半導體結構及其制備方法

在審

• 申請號: 202010322713.5
• 申請日: 2020-04-22
• 公開（公告）號: CN113539794A
• 公開（公告）日: 2021-10-22
• 發明（設計）人: 李天慧;于星;梁慧
• 申請（專利權）人: 芯恩（青島）集成電路有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/033;H01L21/265
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 佟婷婷

本發明的半導體結構及其制備方法，制備方法包括：提供半導體基底，形成第一掩膜單元、第二掩膜單元及第三掩膜單元，基述第一掩膜單元與第三掩膜單元對第二掩膜單元進行離子注入，于第二掩膜單元中形成至少一個注入區及至少一個非注入區，以基于經過離子注入后的第二掩膜單元、第一掩膜單元以及第三掩膜單元形成新的刻蝕掩膜層。本發明可以采用曝光?凝固?曝光?刻蝕的工藝與傾斜離子注入的工藝相結合，從而可以簡化工藝步驟，節約成本，提高工藝效率。本發明通過正性光刻膠的曝光及負顯影方法制作圖形，可有效提高的圖形精度，為圖形特征尺寸的微縮提供有效的保證，整個過程不需要特殊的工藝過程，整體工藝簡單、成本低，生產率高。

技術領域

本發明屬于半導體器件制造技術領域，特別是涉及一種半導體結構及其制備方法。

背景技術

隨著半導體元件的尺寸不斷微縮，光刻技術的特征尺寸逐漸接近甚至超過了光學性光刻的物理極限，帶給半導體制造技術尤其是光刻技術更加嚴峻的制作工藝挑戰。雙重圖案(Double Pattern)技術廣泛的應用于28納米節點技術中，可以大大減小光學鄰近效應的影響，并減輕單模收縮(single pattern shrinkage)的問題，實現更小的圖形特征尺寸(Critical dimension，CD)。其中，雙重圖形技術可包含LELE(Lithe-Etch-Lithe-Etch，曝光-刻蝕-曝光-刻蝕)雙重圖形方法、LFLE(Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蝕)雙重圖形化方法及自對準雙重圖形(Self-Aligned Double Patterning，簡稱SADP)等方法。

然而，現有的雙重圖形技術制備半導體器件結構的過程中，實現較小節點的結構往往工藝步驟及制備流程比較復雜，成本較高，制備周期較長。當集成電路芯片工藝進入到7nm及以下節點后，應用這些技術后的光刻后尺寸難以像預期那樣進一步降低，無法滿足制程線寬進一步微縮的要求?；谄涞娜丁⑺谋秷D案等技術也大大增加了成本，限制了其應用范圍。

因此，如何提供一種基于雙重圖形的半導體結構及其制備方法以解決現有技術中的上述問題實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構及制備方法，用于解決現有技術中制備較小技術節點器件結構工藝步驟及制備流程復雜，工藝效率低等問題。

為實現上述目的及其他相關目的，本發明提供一種半導體結構的制備方法，所述制備方法包括如下步驟：

提供半導體基底；

于所述半導體基底上形成第一掩膜層，所述第一掩膜層包括若干個間隔排布的第一掩膜單元及位于相鄰第一掩膜單元之間的第一間隙，所述第一間隙顯露所述半導體基底；

于所述半導體基底上形成第二掩膜層，所述第二掩膜層包括若干個間隔排布的第二掩膜單元及位于相鄰第二掩膜單元之間的第二間隙，所述第二掩膜單元對應形成于所述第一間隙顯露的所述半導體基底上，所述第二間隙顯露所述半導體基底，且所述第二掩膜單元的上表面低于所述第一掩膜單元上表面，所述第一掩膜單元穿過對應的所述第二間隙；

于所述第二掩膜層上形成第三掩膜層，所述第三掩膜層包括若干個間隔排布的第三掩膜單元及位于相鄰第三掩膜單元之間的第三間隙，其中，所述第三掩膜單元對應形成于所述第二掩膜單元上，所述第一掩膜單元位于對應的所述第三間隙內；

基于所述第一掩膜單元與所述第三掩膜單元對所述第二掩膜單元進行離子注入，于所述第一掩膜單元與所述第三掩膜單元之間的所述第二掩膜單元中形成至少一個注入區及至少一個非注入區，以基于經過離子注入后的所述第二掩膜單元、所述第一掩膜單元以及所述第三掩膜單元形成新的刻蝕掩膜層。

可選地，通過光刻工藝形成所述第一掩膜層及所述第三掩膜層，其中，形成所述第一掩膜層后還包括于所述第一掩膜單元的表面形成阻擋層的步驟。