[發明專利]信號轉換器、工作周期校正器與差分時鐘產生器

在審

• 申請號: 202010320873.6
• 申請日: 2020-04-22
• 公開（公告）號: CN112311380A
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 維諾德·庫馬爾·加恩
• 申請（專利權）人: 智原科技股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 黃艷

本發明是為一種信號轉換器、工作周期校正器與差分時鐘產生器。差分時鐘產生器包含信號轉換器與工作周期校正器。信號轉換器可校正偏斜失真，且工作周期校正器可校正工作周期失真。具有信號轉換器與工作周期校正器的差分時鐘產生器可應用在高頻操作的通信裝置中。

技術領域

本發明涉及一種信號轉換器、工作周期校正器與差分時鐘產生器，且特別涉及一種在將單一時鐘信號轉換為差分時鐘信號時，使差分時鐘信號具有最小化的偏斜與工作周期失真的信號轉換器、工作周期校正器與差分時鐘產生器。

背景技術

高速的通信裝置具有用于傳送與接收信號的收發器，且高速通信裝置的收發器中經常使用可將平行輸入轉換為序列輸出及/或將序列輸入轉換為平行輸出的串列器-解串列器(serializer/de-serializer，簡稱為SerDes)。

請參見圖1，其是多通道SerDes收發器內的方塊的示意圖。多通道SerDes收發器代表收發器具有多對的傳送器與接收器。圖1所示的SerDes收發器10為4-通道SerDes收發器。

傳送器(Tx)11與接收器(Rx)13的運行都需要時鐘信號。但是，若在每個傳送器11與接收器13分別提供時鐘產生器，則需占用大量空間與消耗大量功率。因此，以集中化的方式設置時鐘源15，用于產生供傳送器11與接收器13共用的單一時鐘信號sCLK。舉例來說，時鐘源15可為鎖相回路(phase-locked loop)。

單一時鐘信號sCLKin產生后，將散布至每個傳送器11與接收器13。另，傳送器11與接收器13需能將單一時鐘信號sCLK轉換為差分時鐘信號dCLKout。

請參見圖2，其是差分時鐘產生器的示意圖。差分時鐘產生器17具有一個單一輸入節點(single input node)與兩個差分輸出節點(differential output nodes)。經由單一輸入節點，差分時鐘產生器17接收單一時鐘信號sCLKin。接著，將單一時鐘信號sCLKin轉換為兩個輸出時鐘信號Sout、Sout’。差分時鐘信號dCLKout相當于輸出時鐘信號Sout、Sout’之間的差值。

在圖2中，利用一個具有上升緣和下降緣的單一時鐘信號sCLKin的脈沖，說明差分時鐘產生器的運行。在本文中，假設輸出時鐘信號Sout與單一時鐘信號sCLKin的轉變方向(transition)維持一致。另一方面，假設輸出時鐘信號Sout’與單一時鐘信號sCLKin的轉變方向互為反向。

理想狀況下，輸出時鐘信號Sout的上升緣與輸出時鐘信號Sout’的下降緣應彼此對齊，且輸出時鐘信號Sout的下降緣與輸出時鐘信號Sout’的上升緣應彼此對齊。但是，基于以下因素，現有的差分時鐘產生器并不容易維持這種對齊的關是。

如前所述，傳送器11與接收器13各自具有一個差分時鐘產生器。但是，隨著傳送器11與接收器13的數量增加，時鐘源15與傳送器11和接收器13之間的距離d1、d2也更長。例如，在4-通道的SerDes收發器中，距離d1、d2可能較1mm更長。

單一時鐘信號sCLKin經傳送長距離d1、d2后，其品質可能嚴重受損。連帶的，差分時鐘產生器17的運行將受影響，且輸出時鐘信號Sout、Sout’的精準度變差。再者，制程(process)、電壓(voltage)與溫度(temperature)(簡稱為PVT)參數的變異也可能影響差分時鐘產生器17，使輸出時鐘信號Sout、Sout’的精準度受影響。因此，輸出時鐘信號Sout、Sout’可能存在一些非理想特性，例如偏斜與工作周期失真。

在高頻應用時，單一時鐘信號sCLKin的周期較短，且輸出時鐘信號Sout、Sout’的容錯率(tolerance margin)受到更多限制。因此，如何能確保輸出時鐘信號Sout、Sout’的精準度，尤其是針對高頻應用的SerDes收發器，已成為一嚴峻的議題。

發明內容