[發(fā)明專利]一種多PLL并聯(lián)輸出時鐘同步系統(tǒng)及其工作方法

有效

• 申請?zhí)枺?/td>: 202010318324.5
• 申請日: 2020-04-21
• 公開（公告）號: CN111446957B
• 公開（公告）日: 2023-05-09
• 發(fā)明（設(shè)計）人: 喬家慶;王振宇;劉冰;王華辰;陳帥
• 申請（專利權(quán)）人: 哈爾濱工業(yè)大學(xué)
• 主分類號: H03L7/07
• 分類號: H03L7/07;H03L7/08;H03L7/091
• 代理公司: 哈爾濱市陽光惠遠(yuǎn)知識產(chǎn)權(quán)代理有限公司 23211
• 代理人: 劉景祥

本發(fā)明提供一種用于多PLL并聯(lián)輸出時鐘同步系統(tǒng)及其工作方法。步驟1：電路完成鎖相達(dá)到穩(wěn)定狀態(tài)后，所有VCO時鐘信號Fsubgt;V1/subgt;～Fsubgt;VN/subgt;的工作頻率相同；步驟2：對所有PPL內(nèi)部的分頻器進(jìn)行配置，使得每個PLL的第一通道的輸出時鐘頻率與輸入時鐘Fsubgt;i/subgt;的頻率相同，并從多路選擇器中為每個PLL選擇第一通道的輸出時鐘作為反饋時鐘進(jìn)行鎖相；步驟3：等待所有PLL完成鎖相達(dá)到穩(wěn)定狀態(tài)時，將每個PLL內(nèi)部的輸出分頻器1配置為不受SYNC影響；步驟4：在SYNC的輸入路徑上，加入一個采樣器電路；步驟5：SYNC發(fā)出有效脈沖，經(jīng)過PLL的同步后，實現(xiàn)邊沿同步。本發(fā)明實現(xiàn)經(jīng)過外部SYNC作用后，所有輸出時鐘在同一時刻由無效電平變?yōu)橛行щ娖健?/p>

技術(shù)領(lǐng)域

本發(fā)明屬于數(shù)字電路的技術(shù)領(lǐng)域；具體涉及一種多PLL并聯(lián)輸出時鐘同步系統(tǒng)及其工作方法。

背景技術(shù)

時鐘鎖相環(huán)(Phase?Locked?Loop,PLL)在現(xiàn)代電子系統(tǒng)中具有重要的作用。在數(shù)字集成電路中，經(jīng)常使用PLL來合成芯片所需要的不同頻率的時鐘信號。PLL通常由鑒相器(Phase?Detector，PD)、環(huán)路濾波器(Loop?Filte，LF)、壓控振蕩器(Voltage?ControlledOscillator，VCO)三部分組成前向通路，由分頻器組成頻率相位的反饋通路。壓控振蕩器后可連接N個不同的分頻器，以實現(xiàn)N路不同頻率的時鐘輸出，解決多PLL并聯(lián)輸出時鐘不同步的問題。

發(fā)明內(nèi)容

本發(fā)明提供一種多PLL并聯(lián)輸出時鐘同步系統(tǒng)及其工作方法，實現(xiàn)經(jīng)過外部同步脈沖SYNC作用后，所有輸出時鐘在同一時刻由無效電平變?yōu)橛行щ娖剑鉀Q多PLL并聯(lián)輸出時鐘不同步的問題。

本發(fā)明通過以下技術(shù)方案實現(xiàn)：

一種多PLL并聯(lián)輸出時鐘同步系統(tǒng)，其特征在于，所述系統(tǒng)包括多路緩沖器Ⅰ和N個時鐘鎖相環(huán)PLL，所述多路緩沖器Ⅰ接收輸入時鐘信號F_i、并將時鐘信號F_i分別傳輸至N個并聯(lián)的時鐘鎖相環(huán)PLL，每個時鐘鎖相環(huán)PLL輸出M個時鐘信號；

一個所述時鐘鎖相環(huán)PLL包括鑒相器、環(huán)路濾波器、反饋分頻器、壓控振蕩器、多路選擇器、多路緩沖器Ⅱ和多個分頻器，所述鑒相器接收輸入時鐘信號F_i及參考時鐘F_R，所述鑒相器輸出電壓信號V_p至環(huán)路濾波器，所述環(huán)路濾波器輸出電壓信號V_F至壓控振蕩器，所述壓控振蕩器輸出時鐘信號F_V至多路緩沖器Ⅱ，所述多路緩沖器Ⅱ輸出時鐘信號F_V至多個分頻器，每個所述分頻器輸出時鐘F_X，多個所述輸出時鐘F_X傳輸至多路選擇器，所述多路選擇器輸出反饋時鐘F_B至反饋分頻器，所述反饋分頻器輸出參考時鐘F_R；

所述N個并聯(lián)的時鐘鎖相環(huán)PLL接收同步脈沖SYNC的脈沖信號，所述同步脈沖SYNC的脈沖信號經(jīng)過采樣器分別傳輸至分頻器。

一種用于多PLL并聯(lián)輸出時鐘同步系統(tǒng)的方法，所述方法包括以下步驟，

步驟1：電路完成鎖相達(dá)到穩(wěn)定狀態(tài)后，所有壓控振蕩器輸出時鐘信號F_V1～F_VN的工作頻率相同；

步驟2：對所有時鐘鎖相環(huán)PLL內(nèi)部的分頻器進(jìn)行配置，使得每個時鐘鎖相環(huán)PLL的第一通道的輸出時鐘頻率與輸入時鐘F_i的頻率相同，并從多路選擇器中為每個時鐘鎖相環(huán)PLL選擇第一通道的輸出時鐘作為反饋時鐘進(jìn)行鎖相；

步驟3：等待所有時鐘鎖相環(huán)PLL完成鎖相達(dá)到穩(wěn)定狀態(tài)時，將每個時鐘鎖相環(huán)PLL內(nèi)部的輸出分頻器1配置為不受同步脈沖SYNC影響；

步驟4：在每個時鐘鎖相環(huán)PLL中同步脈沖SYNC的輸入路徑上，加入一個采樣器電路；