[發明專利]輸出數據延遲控制模塊電路及顯示面板

有效

• 申請號: 202010314710.7
• 申請日: 2020-04-21
• 公開（公告）號: CN111445829B
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 傅鑫博;趙賢平
• 申請（專利權）人: TCL華星光電技術有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 李新干

本發明提供一種輸出數據延遲控制模塊電路及顯示面板。輸出數據延遲控制模塊電路包括前端使能信號拉高器、時鐘信號緩沖器以及D觸發器。本發明通過增加一前端使能信號拉高器，可實現在輸入一源控制信號或一輸出數據延遲控制使能信號時輸出一拉高使能信號，即使所述源控制信號受到靜電放電干擾或沖擊后，所述前端使能信號拉高器也能將輸出的拉高使能信號的高電位時段與所述源控制信號及所述輸出數據延遲控制使能信號的高電位時段重疊，從而避免了靜電放電的影響。

技術領域

本發明涉及顯示領域，尤其涉及一種輸出數據延遲控制模塊電路及顯示面板。

背景技術

輸出數據延遲控制(Output Data Delay Control，ODDC)功能正得到廣泛應用。輸出數據延遲控制模塊將輸出數據(Output Data)分為若干組，通過設定間隔時間，控制輸出數據推出時間，可以有效改善因面板掃描線限流電阻器延遲(Gate Line RC Delay)和扇出區(Fanout)走線阻抗不均導致的面板顯示不均(Mura)的問題。

如圖1所示，現有驅動器集成電路(Driver IC)的輸出數據延遲控制模塊 90由ODDC使能信號ODDC_EN和時鐘信號CLK輸入時鐘信號緩沖器91(CLK Buffer)后輸出發送時鐘信號CLKX，再由發送時鐘信號CLKX和源控制信號TP 分別輸入D觸發器92的CP輸入端、D輸入端后，從D觸發器的Q輸出端產生各組訊號，如TP1-TP80。

如圖2所示，圖2為輸出數據延遲控制模塊在正常情況下的工作時序，走線Line(n)CE電位拉低時ODDC_EN電位拉高，經TPD時段TP電位拉高；TP 高電位時段位于ODDC_EN為高電位時段內，訊號TP1跟隨源控制信號TP動作，訊號TP80在訊號TP1基礎上延遲TD1時段動作，TD1時段為輸出數據延遲控制模塊延遲時間(ODDC Delay Time)，訊號TP80為再經TD2時段后ODDC_EN電位拉低，訊號TP1-TP80依次電位拉低，整個過程時序如圖2所示。

目前這種輸出數據延遲控制模塊存在易受靜電放電(ESD)干擾的缺陷，當受到ESD沖擊后，上述輸出數據延遲控制模塊有工作異常風險，時序如圖3所示，具體表現為以下三中情況：

一、Line(n+1)時刻，TP受ESD干擾，其高電位異常加寬，導致TP1-TP80 高電位時段過長，TD2時段后Line(n+1)的ODDC_EN電位拉低，導致Line(n+2) 的ODDC_EN丟失；

二、Line(n+1)的ODDC_EN電位拉低前，Line(n+2)的TP電位拉高,使 Line(n+2)TP1-TP80電位拉高,Line(n+2)的TP電位拉低在Line(n+1)的 ODDC_EN電位拉低之后,Line(n+2)的TP1-TP80無法跟隨Line(n+2)的TP及時電位拉低；

三、Line(n+3)的ODDC_EN電位拉高,使Line(n+2)的TP1-TP80依次電位拉低，此時Line(n+3)TP電位拉高，再Line(n+3)的ODDC_EN電位拉低,Line(n+3)的 TP電位拉低在Line(n+3)的ODDC_EN電位拉低之后，Line(n+3)的TP1-TP80無法跟隨Line(n+2)的TP及時電位拉低，輸出數據信號充電不足，輸出數據信號無法達到準位，如此往復。

發明內容

本發明的目的在于，提供一種輸出數據延遲控制模塊電路及顯示面板，可實現在開機的130ms空白畫面時間結束后，讓計時器和分頻器自動停止工作，從而節省功耗，進而可提高使用壽命。

為了實現上述目的，本發明提供一種輸出數據延遲控制模塊電路，其包括前端使能信號拉高器、時鐘信號緩沖器(CLK Buffer)以及D觸發器。