[發明專利]輸出數據延遲控制模塊電路及顯示面板

有效

• 申請號: 202010314710.7
• 申請日: 2020-04-21
• 公開（公告）號: CN111445829B
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 傅鑫博;趙賢平
• 申請（專利權）人: TCL華星光電技術有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 李新干

1.一種輸出數據延遲控制模塊電路，其特征在于，包括前端使能信號拉高器、時鐘信號緩沖器以及D觸發器；

其中，所述前端使能信號拉高器用于在輸入一源控制信號或一輸出數據延遲控制使能信號時輸出一拉高使能信號，所述拉高使能信號的高電位時段與所述源控制信號及所述輸出數據延遲控制使能信號的高電位時段重疊；

其中，時鐘信號緩沖器設有：

第一緩沖器輸入端，用于輸入所述拉高使能信號；

第二緩沖器輸入端，用于輸入第一時鐘信號；以及

第一緩沖器輸出端，用于輸出第二時鐘信號；

其中，所述D觸發器設有：

D輸入端，用于輸入所述源控制信號；

CP輸入端，與所述第一緩沖器輸出端電性連接，用于輸入所述第二時鐘信號；以及

Q輸出端，用于輸出第一組輸出數據訊號，相鄰兩個輸出數據訊號的高電位時段相互間隔所述輸出數據延遲控制模塊延遲時間。

2.根據權利要求1所述的輸出數據延遲控制模塊電路，其特征在于，所述前端使能信號拉高器設有：

第一拉高器輸入端，用于輸入所述源控制信號，所述源控制信號為時鐘信號；

第二拉高器輸入端，用于輸入所述輸出數據延遲控制使能信號，所述輸出數據延遲控制使能信號為時鐘信號且其高電位時段長于所述源控制信號的高電位時段，所述輸出數據延遲控制使能信號的高電位時段與所述源控制信號的高電位時段重疊；以及

第一拉高器輸出端，用于輸出所述拉高使能信號。

3.根據權利要求1所述的輸出數據延遲控制模塊電路，其特征在于，所述前端使能信號拉高器為或門。

4.根據權利要求1所述的輸出數據延遲控制模塊電路，其特征在于，所述第一組輸出數據訊號的數目為小于等于80的整數。

5.根據權利要求1所述的輸出數據延遲控制模塊電路，其特征在于，還包括輸出數據訊號末端對齊器，用于在同時輸入所述第一組輸出數據訊號及所述拉高使能信號時輸出第二組輸出數據訊號。

6.根據權利要求5所述的輸出數據延遲控制模塊電路，其特征在于，所述輸出數據訊號末端對齊器設有：

第一對齊器輸入端，與所述Q輸出端電性連接，用于輸入所述第一組輸出數據訊號；

第二對齊器輸入端，與所述前端使能信號拉高器的輸出端電性連接，用于輸入所述拉高使能信號；以及

第一對齊器輸出端，用于輸出所述第二組輸出數據訊號。

7.根據權利要求6所述的輸出數據延遲控制模塊電路，其特征在于，所述第二組輸出數據訊號的高電位時段末端與所述第一組輸出數據訊號或所述拉高使能信號的高電位時段的首次下降沿處重疊。

8.根據權利要求6所述的輸出數據延遲控制模塊電路，其特征在于，所述第二組輸出數據訊號的數目與所述第一組輸出數據訊號的數目相同。

9.根據權利要求5所述的輸出數據延遲控制模塊電路，其特征在于，所述輸出數據訊號末端對齊器為與門。

10.一種顯示面板，其特征在于，所述顯示面板包括權利要求1-9中任一項所述的輸出數據延遲控制模塊電路。