[發明專利]一種多路收發機結構

有效

• 申請號: 202010300789.8
• 申請日: 2020-04-16
• 公開（公告）號: CN111510175B
• 公開（公告）日: 2022-01-07
• 發明（設計）人: 蓋偉新;華倩婷
• 申請（專利權）人: 北京大學（天津濱海）新一代信息技術研究院
• 主分類號: H04B1/40
• 分類號: H04B1/40;H04L25/03
• 代理公司: 北京辰權知識產權代理有限公司 11619
• 代理人: 付婧

1.一種多路收發機結構，其特征在于，該多路收發機結構包括發送機和接收機，所述發送機包括差分編碼模塊，所述接收機包括連續時間線性均衡模塊和干擾消除模塊；

所述差分編碼模塊，用于在信號發出前對信號進行差分編碼；

所述連續時間線性均衡模塊，用于對接收的信號進行連續時間線性均衡處理；

所述干擾消除模塊，用于對接收的信號進行第一級后標碼間干擾消除處理；

所述發送機還包括偽隨機碼模塊、并串轉換模塊及驅動器模塊，所述接收機還包括解碼模塊、串并轉換模塊；該多路收發機結構還包括時鐘模塊；

所述偽隨機碼模塊，用于將待發送的數據生成為并行傳輸的多路偽隨機碼數據；

所述差分編碼模塊，用于對所述多路偽隨機碼數據進行差分編碼，以得到并行差分編碼數據；

所述并串轉換模塊，用于將所述并行差分編碼數據轉換為串行數據；

所述驅動器模塊，用于將所述串行數據合成為待發送的信號，并將該信號發送給相應信道；

所述連續時間線性均衡模塊，用于消除從信道上接收的信號中的前標碼間干擾和減小從信道上接收的信號中的后標碼間干擾拖尾，以得到均衡后的信號；

所述干擾消除模塊，用于消除均衡后的信號中的第一級后標碼間干擾，以得到干擾消除后的信號；

所述解碼模塊，用于將干擾消除后的信號解碼為二進制串行數據；

所述串并轉換模塊，用于將所述二進制串行數據轉換為并行數據；

所述時鐘模塊，用于分別為所述差分編碼模塊、所述并串轉換模塊、所述干擾消除模塊、所述解碼模塊及所述串并轉換模塊提供時鐘信號；

所述差分編碼模塊，包括編碼器和第一狀態機；

所述編碼器，用于將多路偽隨機碼數據以多種碼元的形式進行編碼，并用于根據第一狀態機的當前狀態發送相應的碼元，以將數據傳輸至所述并串轉換模塊；

所述第一狀態機，用于根據當前發送的碼元更新第一狀態機次態；

所述干擾消除模塊，包括差分判決器；

所述差分判決器，用于通過差分判決方式消除均衡后的信號中的第一級后標碼間干擾，并用于將判決后的信號發送至解碼模塊；

所述干擾消除模塊，還包括第二狀態機；

所述差分判決器數量為多對；其中，根據所述第二狀態機當前狀態從多對差分判決器中選擇一對差分判決器，且被選擇的一對差分判決器用于消除當前連續時間線性均衡模塊均衡后的信號中的第一級后標碼間干擾；

所述差分判決器，還用于將判決后的信號發送至所述第二狀態機；

所述第二狀態機，用于根據判決后的信號更新第二狀態機次態。

2.根據權利要求1所述的多路收發機結構，其特征在于，該多路收發機結構還包括誤碼檢測模塊；

所述誤碼檢測模塊，用于檢測通過串并轉換模塊轉換得到的并行數據是否為偽隨機碼數據。

3.根據權利要求1或2所述的多路收發機結構，其特征在于，

所述差分編碼模塊，還用于通過多個鏈路對將所述并行差分編碼數據傳輸至所述并串轉換模塊；其中，所述鏈路對，用于在當前時刻傳輸相同數據且在下一時刻傳輸差分數據。

4.根據權利要求1所述的多路收發機結構，其特征在于，

所述并串轉換模塊，用于將并行差分編碼數據轉換為最高有效位串行數據和最低有效位串行數據。

5.根據權利要求1所述的多路收發機結構，其特征在于，

所述連續時間線性均衡模塊具有源極電容退化結構。

6.根據權利要求1所述的多路收發機結構，其特征在于，

所述待發送的信號為四電平脈沖幅度調制信號。