[發(fā)明專利]一種AD碼字校準方法、裝置、設備及存儲介質(zhì)

在審

• 申請?zhí)枺?/td>: 202010300220.1
• 申請日: 2020-04-16
• 公開（公告）號: CN111510142A
• 公開（公告）日: 2020-08-07
• 發(fā)明（設計）人: 葛海亮;劉鈞鍇
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 北京集佳知識產(chǎn)權代理有限公司 11227
• 代理人: 劉翠香

本申請公開了一種AD碼字校準方法，應用于現(xiàn)場可編程門陣列FPGA，該方法包括以下步驟：獲得FPGA板卡上AD器件對信號發(fā)生器發(fā)出的信號進行模數(shù)轉換處理后輸出的初始AD碼字；基于預先確定的AD碼字校準關系，對初始AD碼字進行校準，獲得校準后AD碼字；將校準后AD碼字輸出給上位機。應用本申請實施例所提供的技術方案，在FPGA板卡上實現(xiàn)了對AD碼字的實時校準，避免產(chǎn)生軟件與底層硬件交互帶來的額外延遲，提高AD測量速度。本申請還公開了一種AD碼字校準裝置、設備及存儲介質(zhì)，具有相應技術效果。

技術領域

本申請涉及計算機技術領域，特別是涉及一種AD碼字校準方法、裝置、設備及存儲介質(zhì)。

背景技術

在電子系統(tǒng)中，AD(Analog to Digital converter，將模擬量轉換成數(shù)字量的電路)器件的使用越來越廣泛。AD器件的精度在電子系統(tǒng)中具有重要作用，通常需要對AD碼字進行校準。

目前，多是在軟件層面對AD碼字進行校準，需要軟件和底層硬件進行交互。因為存在軟件與底層硬件的交互，所以導致對于AD碼字不能夠進行實時校準，會產(chǎn)生額外延遲，使得AD測量速度減慢。

發(fā)明內(nèi)容

本申請的目的是提供一種AD碼字校準方法、裝置、設備及存儲介質(zhì)，以在FPGA板卡上實現(xiàn)AD碼字的實時校準，避免產(chǎn)生額外延遲，提高AD測量速度。

為解決上述技術問題，本申請?zhí)峁┤缦录夹g方案：

一種AD碼字校準方法，應用于現(xiàn)場可編程門陣列FPGA，所述方法包括：

獲得FPGA板卡上AD器件對信號發(fā)生器發(fā)出的信號進行模數(shù)轉換處理后輸出的初始AD碼字；

基于預先確定的AD碼字校準關系，對所述初始AD碼字進行校準，獲得校準后AD碼字；

將所述校準后AD碼字輸出給上位機。

在本申請的一種具體實施方式中，通過以下步驟預先確定所述AD碼字校準關系：

獲得至少兩組目標信號值和實際信號值，所述目標信號值為：對所述信號發(fā)生器發(fā)出的信號進行測量得到的信號值，所述實際信號值為：在未經(jīng)過校準的所述FPGA板卡上實際測量得到的信號值；

對獲得的目標信號值和實際信號值進行擬和，確定實際信號值與目標信號值的擬和關系；

確定所述AD器件的輸入輸出關系；

基于所述擬和關系和所述輸入輸出關系，確定AD碼字校準關系。

在本申請的一種具體實施方式中，所述基于所述擬和關系和所述輸入輸出關系，確定AD碼字校準關系，包括：

根據(jù)所述輸入輸出關系，建立校準前AD碼字與實際信號值的第一關系；

根據(jù)所述輸入輸出關系，建立校準后AD碼字與目標信號值的第二關系；

將所述第一關系、所述第二關系代入到所述擬和關系中，確定AD碼字校準關系。

在本申請的一種具體實施方式中，還包括：

在達到設定的重新校準觸發(fā)條件時，重復執(zhí)行所述獲得至少兩組目標信號值和實際信號值的步驟。

在本申請的一種具體實施方式中，通過以下步驟確定是否達到所述重新校準觸發(fā)條件：

在達到設定的時間間隔時，確定達到所述重新校準觸發(fā)條件；

和/或，

在測量結果不符合板卡精度要求時，確定達到所述重新校準觸發(fā)條件。