[發明專利]半導體器件

在審

• 申請號: 202010263923.1
• 申請日: 2020-04-07
• 公開（公告）號: CN112750492A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 宋清基
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/40
• 分類號: G11C29/40
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;周曉雨

本發明公開一種半導體器件，其包括行地址生成電路、第一區域和第二區域。行地址生成電路被配置為從激活信號和第一存儲體地址生成第一行地址，并且被配置為從激活信號和第二存儲體地址生成第二行地址。第一區域由第一行地址和內部地址激活。第二區域由第二行地址和內部地址激活。根據命令/地址信號來選擇性地生成第一存儲體地址和第二存儲體地址中的一個。

相關申請的交叉引用

本申請要求于2019年10月30日提交的申請號為No.10-2019-0136530的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本公開的實施例涉及半導體器件，并且更具體地，涉及提供測試模式的半導體器件，在所述測試模式中執行用于數據所包括的位的壓縮測試。

背景技術

就諸如動態隨機存取存儲器(DRAM)器件的半導體器件而言，必須在每個半導體芯片(即，每個半導體器件)中甚至沒有單個位故障的情況下精確地執行讀取操作和寫入操作。然而，且不論制造工藝技術，因為隨著技術的發展，集成在單個半導體芯片中的單元的數量增加，所以單元故障的可能性可能變得更高。因此，如果未精確執行對半導體器件中所包括的故障單元的測試，則可能難以保證半導體芯片的可靠性。

近來，已經開發了半導體器件的各種測試技術。特別地，非常重要的是，與高集成度半導體器件的可靠測試一起，以高速對高集成度半導體器件中包括的多個單元的特性進行測試。由于半導體器件的測試時間在半導體器件的開發周期方面直接影響半導體器件的制造成本，因此就全球半導體市場上的生產效率和競爭而言，縮短測試時間可能成為重要的問題。因此，已經提出了并行測試以減少半導體器件的測試時間。

根據并行測試，在測試模式下，可以將半導體器件中的所有存儲體使能，并且可以將一個測試引腳分配給每個存儲體以壓縮和輸出存儲體中的所有數據。因此，可以減少測試時間。

發明內容

根據一個實施例，一種半導體器件包括行地址生成電路、第一區域和第二區域。所述行地址生成電路被配置為從激活信號和第一存儲體地址生成第一行地址，并且被配置為從所述激活信號和第二存儲體地址生成第二行地址。所述第一區域由所述第一行地址和內部地址來激活。所述第二區域由所述第二行地址和所述內部地址來激活。根據命令/地址信號來選擇性地生成所述第一存儲體地址與所述第二存儲體地址中的一個。

根據另一實施例，一種半導體器件包括行地址生成電路、存儲區域和壓縮電路。所述行地址生成電路被配置為從第一存儲體地址和第二存儲體地址生成第一行地址和第二行地址，根據激活信號和命令/地址信號來選擇性地生成所述第一行地址與所述第二行地址中的一個。所述存儲區域包括第一區域和第二區域。所述存儲區域從儲存在所述第一區域和所述第二區域中的第一內部數據和第二內部數據來生成數據，其中，所述第一區域和所述第二區域由所述第一行地址和所述第二行地址以及內部地址來激活。所述壓縮電路比較并壓縮所述數據的位信號以生成比較信號。

根據又一實施例，一種半導體器件包括行地址生成電路、第一存儲區域和第二存儲區域。所述行地址生成電路在激活信號被使能時從第一、第二、第三和第四存儲體地址生成第一、第二、第三和第四行地址。所述第一存儲區域將儲存在由所述第一行地址和第二行地址以及內部地址來激活的第一區域和第二區域中的第一內部數據和第二內部數據輸出為數據。所述第二存儲區域將儲存在由所述第三行地址和第四行地址以及內部地址來激活的第三區域和第四區域中的第三內部數據和第四內部數據輸出為所述數據。根據命令/地址信號來選擇性地生成所述第一存儲體地址與所述第二存儲體地址中的一個，并且根據所述命令/地址信號來選擇性地生成所述第三存儲體地址與所述第四存儲體地址中的一個。

附圖說明

圖1是示出根據本公開的一個實施例的半導體器件的配置的框圖。

圖2是示出圖1的半導體器件中所包括的激活信號生成電路和存儲體地址生成電路的操作的表。