[發明專利]半導體器件

在審

• 申請號: 202010263923.1
• 申請日: 2020-04-07
• 公開（公告）號: CN112750492A
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 宋清基
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C29/40
• 分類號: G11C29/40
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 許偉群;周曉雨

1.一種半導體器件，包括：

行地址生成電路，其被配置為從激活信號和第一存儲體地址生成第一行地址，并被配置為從所述激活信號和第二存儲體地址生成第二行地址；

第一區域，其由所述第一行地址和內部地址來激活；和

第二區域，其由所述第二行地址和所述內部地址來激活，

其中，所述第一存儲體地址與所述第二存儲體地址中的一個根據命令/地址信號而選擇性地生成。

2.根據權利要求1所述的半導體器件，其中，所述第一區域和所述第二區域兩者位于相同的存儲區域中。

3.根據權利要求1所述的半導體器件，

其中，所述第一區域包括多個第一字線，所述多個第一字線中的任意一個由所述第一行地址和所述內部地址來激活；以及

其中，當所述多個第一字線中的任意一個被激活時，所述第一區域輸出數據。

4.根據權利要求1所述的半導體器件，

其中，所述第二區域包括多個第二字線，所述多個第二字線中的任意一個由所述第二行地址和所述內部地址來激活；以及

其中，當所述多個第二字線中的任意一個被激活時，所述第二區域輸出數據。

5.根據權利要求1所述的半導體器件，其中，所述行地址生成電路包括：

第一行地址生成電路，其被配置為：當所述激活信號被使能時，從所述第一存儲體地址生成所述第一行地址；和

第二行地址生成電路，其被配置為：當所述激活信號被使能時，從所述第二存儲體地址生成所述第二行地址。

6.根據權利要求5所述的半導體器件，其中，所述第一存儲體地址和所述第二存儲體地址兩者在測試模式下被使能。

7.根據權利要求5所述的半導體器件，其中，所述第一行地址生成電路包括：

第一預驅動信號生成電路，其被配置為：當所述激活信號被使能時，將所述第一存儲體地址反相緩沖以生成第一預驅動信號；

第一驅動電路，其被配置為由預充電信號和復位信號初始化，并且被配置為基于所述第一預驅動信號來生成第一驅動信號；和

第一鎖存電路，其被配置為鎖存所述第一驅動信號，并且被配置為將所述第一驅動信號的鎖存信號進行緩沖以生成所述第一行地址。

8.根據權利要求5所述的半導體器件，其中，所述第二行地址生成電路包括：

第二預驅動信號生成電路，其被配置為：當所述激活信號被使能時，將所述第二存儲體地址反相緩沖以生成第二預驅動信號；

第二驅動電路，其被配置為由預充電信號和復位信號初始化，并且被配置為基于所述第二預驅動信號來生成第二驅動信號；和

第二鎖存電路，其被配置為鎖存所述第二驅動信號，并且被配置為將所述第二驅動信號的鎖存信號進行緩沖以生成所述第二行地址。

9.根據權利要求1所述的半導體器件，還包括：

數據輸入/輸出I/O電路，其被配置為當所述激活信號被使能時將通過所述第一行地址而生成的第一內部數據輸出為數據，并且被配置為當所述激活信號被使能時將通過所述第二行地址而生成的第二內部數據輸出為所述數據；和

壓縮電路，其被配置為比較和壓縮所述數據的位信號以生成比較信號。

10.根據權利要求9所述的半導體器件，其中，所述數據輸入/輸出I/O電路包括：

第一數據I/O電路，其被配置為當所述激活信號被使能時，基于所述第一內部數據來驅動所述數據；和

第二數據I/O電路，其被配置為當所述激活信號被使能時，基于所述第二內部數據來驅動所述數據。

11.根據權利要求9所述的半導體器件，其中，當所述數據的所有的位信號具有相同的邏輯電平時，所述比較信號被使能。