[發明專利]一種FPGA通用IO接口測試的設備和方法

有效

• 申請號: 202010263048.7
• 申請日: 2020-04-07
• 公開（公告）號: CN111338326B
• 公開（公告）日: 2022-11-11
• 發明（設計）人: 段愛霞;段美霞;段艷玲;楊媚;江勇;黃永志;白娟;姚淑霞;杜愛國
• 申請（專利權）人: 華北水利水電大學
• 主分類號: G05B23/02
• 分類號: G05B23/02
• 代理公司: 鄭州聯科專利事務所(普通合伙) 41104
• 代理人: 劉建芳

1.一種FPGA通用IO接口測試的設備，其特征在于：包括工控機和用于FPGA的IO口測試的硬件平臺，工控機與測試硬件平臺之間通過RJ-45網絡接口進行連接，測試硬件平臺上的CPU軟件加載LWIP協議棧；

所述的測試硬件平臺包括組成有提供各種電源的電源模塊電路、用于產生系統時鐘的信號源模塊電路、用于固定連接待測試FPGA2的夾具、激勵FPGA1，用于采樣待測中IO口輸入輸出電平參數的A/D采集模塊電路、控制CPU、LAN接口電路和用于測試IO的模擬參數的IO口性能測試接口電路；所述的LAN接口電路通過控制CPU與激勵FPGA1連接，控制CPU分別通過PCB板上線路與信號源發生器模塊、激勵FPGA1、待測試FPGA2夾具直接相連；夾具上的待測試FPGA2與IO性能測試接口電路連接，IO性能測試接口電路的輸出端通過A/D采集模塊電路與激勵FPGA1相連；控制CPU與工控機之間通信在LWIP的UDP層進行通信；

所述的IO性能測試接口電路用于測試IO的模擬參數，在待測試 FPGA的每個BANK引出一對腳連接到A/D用于測試模擬參數；

所述的激勵FPGA1包括CPU總線接口電路，IO測試FPGA狀態機模塊，地址譯碼模塊，測試用例下載緩存區控制模塊，數據采集模塊，主并配置控制器模塊和誤碼測試模塊；所述主并配置控制器模塊、誤碼測試模塊、地址譯碼模塊，測試用例下載緩存區控制模塊分別與IO測試FPGA狀態機模塊連接，所述地址譯碼模塊和IO測試FPGA狀態機模塊分別通過CPU總線接口模塊與控制CPU連接，主并配置控制器模塊與待測FPGA連接，數據采集模塊用于與A/D采集模塊電路連接。

2.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述電源模塊為包括芯片TPS56121_DQP_22、芯片TPS54231DR、芯片TPS54620RGY和芯片TPS54231DR以及其分別對應的外圍電路構成，分別用于提供1.0V，1.5V，2.5V，3.3V的電壓。

3.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的CPU總線接口電路在激勵FPGA1內部對控制CPU的地址和數據及IO總線進行重整，產生單脈沖RD讀信號，單脈沖WR寫信號，高電平有效，產生三態數據總線輸出信號，用于控制CPU讀取激勵FPGA1中不同的寄存器和RAM空間內數據。

4.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的地址譯碼模塊根據地址總線進行譯碼，產生不同的地址片選信號，所述的地址譯碼模塊采用雙字節方式進行地址譯碼，即地址總線的A1位為譯碼最低位，控制寄存器數據單元為16bits。

5.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的測試用例下載緩存區控制模塊用于控制外部DDR3 顆粒，實現對待測試FPGA2用例的緩存。

6.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的數據采集處理模塊，采集A/D采集模塊電路輸入的并行數據，并進行干擾處理。

7.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：主并配置控制器模塊用于產生待測試FPGA2的并行配置時序電路，將配置緩存區中的測試用例并行下載到待測試FPGA2中，并判斷待測試FPGA2配置的狀態成功與否。

8.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的信號源發生器模塊采用AD9858芯片并搭配PLL電路；用于提供給激勵FPGA1和待測試FPGA2作為同源時鐘，用于測試FPGA2的極限工作頻率，完成IO全頻段的功能測試。

9.根據權利要求1所述的FPGA通用IO接口測試的設備，其特征在于：所述的A/D采集模塊電路由多輸入端口A/D變換器采樣IO口的輸入輸出交直流信號，采樣后的數據送到激勵FPGA1中進行處理，實現IO口的模擬參數方面的測試。

10.一種基于FPGA通用IO接口測試的設備的測試方法，其特征在于：包括如下步驟：

第1步，下位機CPU進行初始化，配置下位機CPU的系統時鐘，下位機CPU通用IO口屬性等，初始化配置AR8032-BL1B接口芯片；

第2步，初始化信號源模塊，設置AD9858的控制功能寄存器為0x00，設置頻率控制字為0x00，設置相位偏移量為0x00；

第3步，初始化A/D采集模塊電路，配置A/D采集模塊電路工作模式，設定滿刻度單極性工作方式，輸出數據位寬為12bits,選擇測試通道為1通道；

第4步，加載LWIP協議棧，上位機即工控機和下位機的控制CPU通信在LWIP的UDP層進行通信；

第5步，下位機CPU進入單循環狀態，查詢網絡中斷是否發生；

如果沒有中斷發生，則跳到第8步，繼續查詢測試完成標志；如果有中斷發生，則進行第6步流程；

第6步，控制CPU解析上位工控機下發的數據幀，解析出數據幀內容；

第7步，根據數據幀內容執行相應的動作，如配置待測試FPGA2，待測試FPGA2的 IO通斷，待測試FPGA2 IO電平高低，待測試FPGA2 IO的最大工作頻率；

其中，如接收的控制命令是待測試FPGA2 IO通斷，則控制CPU首先解析出待測試FPGA2的配置數據，放到激勵FPGA1的測試用例緩存區，待一個測試用例完整后，通過激勵FPGA1內部的主并行配置控制器對待測試FPGA2進行配置；然后在激勵FPGA1中產生測試向量，用于激勵待測試FPGA2 ，回讀待測試FPGA2的輸出結果，判斷測試是否正確，并記錄數據；

第8步，控制CPU 讀取激勵FPGA1 內部的結果寄存器標識位，查詢測試完成標志測試，判斷測試過程是否繼續，如異常，直接退出，反之忽略繼續第9步測試；

第9步，測試完成，控制CPU打包測試記錄數據，形成完整UDP幀，上傳測試數據給上位機的控制PC，跳回第5步；測試未完成，直接跳回第5步。