[發明專利]用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統

在審

• 申請號: 202010255566.4
• 申請日: 2020-04-02
• 公開（公告）號: CN111294120A
• 公開（公告）日: 2020-06-16
• 發明（設計）人: 趙成成
• 申請（專利權）人: 上海創遠儀器技術股份有限公司
• 主分類號: H04B17/00
• 分類號: H04B17/00
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔;鄭暄

本發明涉及一種用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統，包括多塊基帶板，每塊基帶板上有4片FPGA器件，所述的基帶板內部的4片FPGA器件之間是兩兩互聯的，機架卡槽上位置相鄰的基帶板其對應位置的FPGA器件實現互聯，根據通道和徑的需求不同，所述的系統可以使用單塊基帶板或多塊基帶板實現模擬器的上行鏈路結構和下行鏈路結構。采用了本發明的用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統，本發明的邏輯電路結構簡單，采用復用主體邏輯電路結構，將數據映射放到上位機。本發明使用了上行鏈路和下行鏈路同樣的處理結構，只需要復用一套邏輯代碼，就可以實現雙向信道模擬器。用同一套信道模型系數，在上位機進行調整組合來產生上下行兩路系數，然后映射到對應的上下行鏈路，完成邏輯電路結構一致的雙向信道模擬。

技術領域

本發明涉及儀器儀表技術領域，尤其涉及信道模擬器開發領域，具體是指一種用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統。

背景技術

由于現實場景中存在各種因素，讓信號不論是在時域還是在空域都會產生隨機性的改變，這些因素還會帶來實際測量信號的困難，因而需要建立一些評估模型。實現評估模型，完成信號傳輸的預分析，來解決現實中的實際問題，這就是信道模擬器存在的意義。

信道模擬器由于評估模型不一樣，使用的實現邏輯電路也會不同，使得實際測量信號帶來諸多不便，為改善這一技術現狀，從而需要上下行鏈路一樣的邏輯電路結構，完成雙向信號的信道模擬。

發明內容

本發明的目的是克服了上述現有技術的缺點，提供了一種滿足準確性高、結構簡單、適用范圍較為廣泛的用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統。

為了實現上述目的，本發明的用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統如下：

該用于實現信道模擬器上下行鏈路一致的邏輯電路結構系統，其主要特點是，所述的邏輯電路結構系統包括多塊基帶板，每塊基帶板上有4片FPGA器件，所述的基帶板內部的4片FPGA器件之間是兩兩互聯的，機架卡槽上位置相鄰的基帶板其對應位置的FPGA器件互聯，根據信道模擬器的通道和徑的需求不同，所述的系統使用單塊基帶板或多塊基帶板級聯實現模擬器的上行鏈路結構和下行鏈路結構；

所述的上行鏈路結構接收UT數據，接收端為UT基帶板，所述的下行鏈路結構接收BS數據，接收端為BS基帶板，其中，BS基帶板指用戶終端，BS指基站。

較佳地，所述的上行鏈路結構通過所述的UT基帶板接收數據，通過所述的BS帶板輸出數據。

較佳地，所述的下行鏈路結構，通過所述的BS接收數據，且通過所述的UT基帶板輸出數據；所述的上行鏈路結構通過所述的BS基帶板輸出信道模擬后的數據。

較佳地，所述的下行鏈路結構包括2個ADC接口，所述的BS基帶板的每塊FPGA器件的輸入端均與2個ADC接口相連接，所述的每個ADC接口包含8個子信道。

較佳地，所述的上行鏈路結構包括2個ADC接口，用于接收輸入數據并分發至BS基帶板的4塊FPGA器件上，所述的UT基帶板的4塊FPGA器件接收的數據相同；

所述的上行鏈路結構還包括2個DAC接口，所述的每個DAC接口均用于輸出數據。

較佳地，所述的每塊FPGA器件與同個基帶板中的其余3塊FPGA器件進行數據合并，形成8×8的信道模擬，且所述的上行鏈路基帶板和下行鏈路基帶板之間進行數據合并，形成16×8的信道模擬。

較佳地，所述的邏輯電路結構系統通過擴展基帶板個數，還實現(N×8)×8的信道模擬，其中N為基帶板的個數。