[發(fā)明專利]用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202010255566.4
• 申請(qǐng)日: 2020-04-02
• 公開（公告）號(hào): CN111294120A
• 公開（公告）日: 2020-06-16
• 發(fā)明（設(shè)計(jì)）人: 趙成成
• 申請(qǐng)（專利權(quán)）人: 上海創(chuàng)遠(yuǎn)儀器技術(shù)股份有限公司
• 主分類號(hào): H04B17/00
• 分類號(hào): H04B17/00
• 代理公司: 上海智信專利代理有限公司 31002
• 代理人: 王潔;鄭暄

1.一種用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的邏輯電路結(jié)構(gòu)系統(tǒng)包括多塊基帶板，每塊基帶板上有4片F(xiàn)PGA器件，所述的基帶板內(nèi)部的4片F(xiàn)PGA器件之間是兩兩互聯(lián)的，機(jī)架卡槽上位置相鄰的基帶板其對(duì)應(yīng)位置的FPGA器件互聯(lián)；根據(jù)信道模擬器的通道和徑的需求不同，所述的系統(tǒng)使用單塊基帶板或多塊基帶板級(jí)聯(lián)實(shí)現(xiàn)模擬器的上行鏈路結(jié)構(gòu)和下行鏈路結(jié)構(gòu)；

所述的上行鏈路結(jié)構(gòu)接收UT數(shù)據(jù)，接收端為UT基帶板，所述的下行鏈路結(jié)構(gòu)接收BS數(shù)據(jù)，接收端為BS基帶板，其中，BS基帶板指用戶終端，BS指基站。

2.根據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的上行鏈路結(jié)構(gòu)通過所述的卡槽中任意一塊UT基帶板接收用戶終端數(shù)據(jù)，通過所述的卡槽中任意一塊BS基帶板輸出模擬后的數(shù)據(jù)，UT基帶板輸出下行鏈路信道模擬后的數(shù)據(jù)。

3.根據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的下行鏈路結(jié)構(gòu)通過所述的BS帶板接收數(shù)據(jù)，且通過所述的UT基帶板輸出數(shù)據(jù)；所述的上行鏈路結(jié)構(gòu)通過所述的BS基帶板輸出信道模擬后的數(shù)據(jù)。

4.根據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的下行鏈路結(jié)構(gòu)包括2個(gè)ADC接口，所述的基帶板的每塊FPGA器件的輸入端均與2個(gè)ADC接口相連接，所述的每個(gè)ADC接口包含8個(gè)子信道。

5.根據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的上行鏈路結(jié)構(gòu)包括2個(gè)ADC接口，用于接收輸入數(shù)據(jù)并分發(fā)至其它基帶板的4塊FPGA器件上，所述的其它基帶板的4塊FPGA器件接收的數(shù)據(jù)相同；所述的上行鏈路結(jié)構(gòu)還包括2個(gè)DAC接口，所述的每個(gè)DAC接口均用于輸出數(shù)據(jù)。

6.根據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的每塊FPGA器件與同個(gè)基帶板中的其余3塊FPGA器件進(jìn)行數(shù)據(jù)合并，形成8×8的信道模擬，且所述的上行鏈路基帶板和下行鏈路基帶板之間進(jìn)行數(shù)據(jù)合并，形成16×8的信道模擬。

7.據(jù)權(quán)利要求1所述的用于實(shí)現(xiàn)信道模擬器上下行鏈路一致的邏輯電路結(jié)構(gòu)系統(tǒng)，其特征在于，所述的邏輯電路結(jié)構(gòu)系統(tǒng)通過擴(kuò)展基帶板個(gè)數(shù)實(shí)現(xiàn)(N×8)×8的信道模擬，其中N為基帶板的個(gè)數(shù)。