[發(fā)明專利]用于高速互連的有序集在審
| 申請(qǐng)?zhí)枺?/td> | 202010230757.5 | 申請(qǐng)日： | 2020-03-27 |
| 公開(kāi)（公告）號(hào)： | CN111930664A | 公開(kāi)（公告）日： | 2020-11-13 |
| 發(fā)明（設(shè)計(jì)）人： | D·達(dá)斯夏爾馬 | 申請(qǐng)（專利權(quán)）人： | 英特爾公司 |
| 主分類號(hào)： | G06F13/42 | 分類號(hào)： | G06F13/42 |
| 代理公司： | 永新專利商標(biāo)代理有限公司 72002 | 代理人： | 賈麗萍 |
| 地址： | 美國(guó)加*** | 國(guó)省代碼： | 暫無(wú)信息 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 高速 互連 有序 | ||
一種系統(tǒng)和裝置可以包括用于發(fā)送數(shù)據(jù)的端口；以及耦合到端口的鏈路。該端口可以包括物理層設(shè)備(PHY)，其用于對(duì)物理層分組進(jìn)行解碼，該物理層分組是通過(guò)鏈路接收的。物理層分組可以包括與第一有序集相對(duì)應(yīng)的第一位序列和與第二有序集相對(duì)應(yīng)的第二位序列，第一位序列緊鄰第二位序列。以預(yù)定的有序集間隔接收第一有序集，該預(yù)定的有序集間隔可以在流控制單位(flit)之后出現(xiàn)。第一有序集包括八個(gè)字節(jié)，第二有序集包括八個(gè)字節(jié)。在實(shí)施例中，可以通過(guò)針對(duì)有序集間隔的期望位檢查接收到的位來(lái)確定有序集中的位錯(cuò)誤。
相關(guān)申請(qǐng)的交叉引用
本申請(qǐng)根據(jù)35U.S.C.§119(e)要求于2019年5月13日提交的序號(hào)為62/846,913的美國(guó)臨時(shí)專利申請(qǐng)的權(quán)益，其全部?jī)?nèi)容通過(guò)引用并入本文中。
背景技術(shù)
有序集是物理層分組，互連鏈路伙伴可以將其用于各種控制功能。例如，有序集可用于鏈路訓(xùn)練、電源管理、流量控制和其他物理層功能。
附圖說(shuō)明
圖1示出了包括多核心心處理器的計(jì)算系統(tǒng)的框圖的實(shí)施例。
圖2A是根據(jù)本公開(kāi)的實(shí)施例的包括兩個(gè)重定時(shí)器的互連的系統(tǒng)的示意圖。
圖2B是示出了根據(jù)本公開(kāi)的實(shí)施例的帶內(nèi)上游端口和重定時(shí)器配置的連接系統(tǒng)的示意圖。
圖3A是示出根據(jù)本公開(kāi)的實(shí)施例的示例電空閑有序集的示意圖。
圖3B是示出根據(jù)本公開(kāi)的實(shí)施例的示例性電空閑退出有序集的示意圖。
圖3C是示出根據(jù)本公開(kāi)的實(shí)施例的示例跳過(guò)有序集的示意圖。
圖4是根據(jù)本公開(kāi)的實(shí)施例的用于處理有序集的過(guò)程流程圖。
圖5是示出根據(jù)本公開(kāi)的實(shí)施例的示例開(kāi)始數(shù)據(jù)流有序集的示意圖。
圖6A是示出根據(jù)本公開(kāi)的實(shí)施例的用于從低功率狀態(tài)喚醒的示例有序集的示意圖。
圖6B是根據(jù)本公開(kāi)的實(shí)施例的用于處理用于從低功率狀態(tài)喚醒的有序集的處理流程圖。
圖7示出了包括互連架構(gòu)的計(jì)算系統(tǒng)的實(shí)施例。
圖8示出了包括分層棧的互連架構(gòu)的實(shí)施例。
圖9示出了在互連架構(gòu)內(nèi)要生成或接收的請(qǐng)求或分組的實(shí)施例。
圖10示出了用于互連架構(gòu)的發(fā)射器和接收器對(duì)的實(shí)施例。
圖11示出了包括處理器的計(jì)算系統(tǒng)的框圖的另一實(shí)施例。
圖12示出了用于包括多個(gè)處理器插槽的計(jì)算系統(tǒng)的框的實(shí)施例。
圖13示出了用于x4PCIe鏈路的具有每通道FEC方案的示例性流控制單位(flit)定義。
圖14示出了針對(duì)x8和x2 PCIe鏈路的具有每通道FEC方案的示例性flit定義。
圖15示出了針對(duì)各種PCIe鏈路寬度的具有每道FEC方案的示例性flit定義的flit特性的表格。
圖16A-16C示出了根據(jù)各種放置規(guī)則的示例性flit分組序列。
圖17示出了PCIe 5.0TLP效率的表。
圖18A是根據(jù)本公開(kāi)的實(shí)施例的在收發(fā)設(shè)備對(duì)中實(shí)現(xiàn)的示例協(xié)議棧對(duì)的示意圖。
圖18B是根據(jù)本公開(kāi)的實(shí)施例的示例邏輯PHY的示意圖，該示例邏輯PHY包括用于對(duì)有序集進(jìn)行編碼和解碼的邏輯元件。
附圖未按比例繪制。
具體實(shí)施方式
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息，商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于英特爾公司，未經(jīng)英特爾公司許可，擅自商用是侵權(quán)行為。如果您想購(gòu)買此專利、獲得商業(yè)授權(quán)和技術(shù)合作，請(qǐng)聯(lián)系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/202010230757.5/2.html，轉(zhuǎn)載請(qǐng)聲明來(lái)源鉆瓜專利網(wǎng)。
- 同類專利
- 專利分類
