[發(fā)明專利]3D存儲(chǔ)器件及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010221623.7
• 申請(qǐng)日: 2020-03-26
• 公開（公告）號(hào): CN111508828A
• 公開（公告）日: 2020-08-07
• 發(fā)明（設(shè)計(jì)）人: 嚴(yán)孟;胡思平
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
• 主分類號(hào): H01L21/18
• 分類號(hào): H01L21/18;H01L21/768;H01L21/8239;H01L23/528;H01L27/105
• 代理公司: 北京成創(chuàng)同維知識(shí)產(chǎn)權(quán)代理有限公司 11449
• 代理人: 蔡純;岳丹丹

本申請(qǐng)公開了一種3D存儲(chǔ)器件及其制造方法。該方法包括形成第一晶片，包括第一襯底、位于第一襯底第一表面上的第一連接結(jié)構(gòu)、沿第一襯底第一表面向下延伸且貫穿第一襯底部分區(qū)域的至少一個(gè)導(dǎo)電結(jié)構(gòu)；形成第二晶片，包括第二襯底以及位于第二襯底表面的第三連接結(jié)構(gòu)；第一晶片與第二晶片鍵合，第一連接結(jié)構(gòu)與第三連接結(jié)構(gòu)電連接，導(dǎo)電結(jié)構(gòu)與第一連接結(jié)構(gòu)的位置相對(duì)應(yīng)。本申請(qǐng)?jiān)诰g鍵合之前，在第一晶片中形成導(dǎo)電結(jié)構(gòu)，在鍵合之后，將已有的導(dǎo)電結(jié)構(gòu)暴露出來(lái)以實(shí)現(xiàn)與外部電路連接。簡(jiǎn)化了工藝難度，優(yōu)化了導(dǎo)電通道與襯底上半導(dǎo)體結(jié)構(gòu)之間的對(duì)準(zhǔn)度，進(jìn)而提升了半導(dǎo)體器件的良率。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體工藝技術(shù)，更具體地，涉及3D存儲(chǔ)器件及其制造方法。

背景技術(shù)

3D存儲(chǔ)器件包括沿著垂直方向堆疊的多個(gè)存儲(chǔ)單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。多個(gè)存儲(chǔ)單元之間電連接，并且從背面減薄半導(dǎo)體結(jié)構(gòu)的襯底以在襯底中形成導(dǎo)電通道與外部連接。

目前，在3D存儲(chǔ)器的制造過(guò)程中，先將半導(dǎo)體結(jié)構(gòu)中的至少兩個(gè)晶片鍵合，之后通過(guò)在背面減薄襯底并且在襯底中形成導(dǎo)電通道，該導(dǎo)電通道將襯底表面上貫穿陣列的連接結(jié)構(gòu)和外部電連接。然而，由于鍵合工藝需要用頂針將頂部薄膜的中心用力頂住下壓，同時(shí)襯底邊緣用機(jī)器手固定，會(huì)引起薄膜發(fā)生彎曲形變，這個(gè)過(guò)程會(huì)使得半導(dǎo)體結(jié)構(gòu)中每個(gè)曝光單元產(chǎn)生不可逆扭曲形變，導(dǎo)致在鍵合制程完成之后的穿孔制程中的對(duì)準(zhǔn)度不好控制。

期望進(jìn)一步改進(jìn)3D存儲(chǔ)器件制造方法，以提高3D存儲(chǔ)器件的良率和可靠性。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種3D存儲(chǔ)器件及其制造方法，其中，通過(guò)在晶圓鍵合之前就將與外部連接的導(dǎo)電結(jié)構(gòu)制作完成，將至少兩個(gè)晶片鍵合之后，在第一晶片的第一襯底減薄的過(guò)程中將已有的導(dǎo)電結(jié)構(gòu)暴露出來(lái)以實(shí)現(xiàn)與外部電路連接，避免了在晶圓鍵合之后曝光，簡(jiǎn)化了工藝難度，優(yōu)化了用于與外部連接的導(dǎo)電通道與半導(dǎo)體結(jié)構(gòu)之間的對(duì)準(zhǔn)度，進(jìn)而提升了半導(dǎo)體器件的良率。

根據(jù)本發(fā)明的一方面，提供一種3D存儲(chǔ)器件制造方法，包括：形成第一晶片，包括第一襯底、位于所述第一襯底第一表面上的第一連接結(jié)構(gòu)、以及沿所述第一襯底第一表面向下延伸且貫穿所述第一襯底部分區(qū)域的至少一個(gè)導(dǎo)電結(jié)構(gòu)；以及形成第二晶片，包括第二襯底以及位于第二襯底表面的第三連接結(jié)構(gòu)；所述第一晶片與第二晶片鍵合，進(jìn)而所述第一連接結(jié)構(gòu)與所述第三連接結(jié)構(gòu)電連接，其中，所述導(dǎo)電結(jié)構(gòu)與所述第一連接結(jié)構(gòu)的位置相對(duì)應(yīng)。

優(yōu)選地，形成所述第一連接結(jié)構(gòu)的步驟包括：在所述導(dǎo)電結(jié)構(gòu)的上方形成與所述導(dǎo)電結(jié)構(gòu)接觸的所述第一連接結(jié)構(gòu)。

優(yōu)選地，在所述第一晶片和所述第二晶片鍵合之后，還包括：將所述導(dǎo)電結(jié)構(gòu)形成貫穿所述第一襯底的導(dǎo)電通道，所述導(dǎo)電通道的一端暴露在所述第一襯底第二表面的外部，所述導(dǎo)電通道的另一端與所述第一連接結(jié)構(gòu)接觸以實(shí)現(xiàn)電連接。

優(yōu)選地，還包括：在所述第一晶片中設(shè)置與所述第一連接結(jié)構(gòu)電連接的第二連接結(jié)構(gòu)，所述第二連接結(jié)構(gòu)一端與所述第一連接結(jié)構(gòu)連接，所述第二連接結(jié)構(gòu)的另一端與所述第三連接結(jié)構(gòu)連接。

優(yōu)選地，形成所述導(dǎo)電結(jié)構(gòu)的步驟包括：沿所述第一襯底第一表面向下延伸形成貫穿所述第一襯底部分區(qū)域的至少一個(gè)溝槽；在所述凹槽中淀積膠層和/或阻擋層、金屬層以形成所述導(dǎo)電結(jié)構(gòu)。

優(yōu)選地，形成所述導(dǎo)電通道的步驟包括：將鍵合后的半導(dǎo)體結(jié)構(gòu)翻轉(zhuǎn)后，沿所述第一襯底的第二表面減薄所述第一襯底，以使所述導(dǎo)電結(jié)構(gòu)貫穿所述減薄處理后的第一襯底。

優(yōu)選地，形成所述導(dǎo)電結(jié)構(gòu)的步驟包括：沿所述第一襯底第一表面向下延伸形成貫穿所述第一襯底部分區(qū)域的至少一個(gè)溝槽；在所述第一襯底第一表面上形成第一連接結(jié)構(gòu)的步驟中，在所述凹槽中形成所述導(dǎo)電結(jié)構(gòu)。

優(yōu)選地，形成所述凹槽的步驟包括：在所述第一襯底第一表面上形成犧牲層；在所述犧牲層上圖案化；以及刻蝕以在所述第一襯底中形成至少一個(gè)所述凹槽。