[發明專利]基于FPGA的真隨機數發生器構建系統及方法

有效

• 申請號: 202010219354.0
• 申請日: 2020-03-25
• 公開（公告）號: CN111538475B
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 蔣劍飛;陳楊兵;王琴;賀光輝;景乃鋒;繩偉光
• 申請（專利權）人: 上海交通大學
• 主分類號: G06F7/58
• 分類號: G06F7/58
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 胡晶

1.一種基于FPGA的真隨機數發生器構建系統，其特征在于，包括：控制單元、熵源產生模塊、熵提取器、熵源解碼器、后處理模塊以及隨機數發生器；

所述控制單元與熵源產生模塊、熵提取器、熵源解碼器、后處理模塊分別相連；

所述控制單元能夠進行隨機數發生器的初始化設置；

所述隨機數發生器需要外部提供一個時鐘單元，其輸出作為隨機數發生器的工作時鐘；

所述隨機數發生器的熵源來自熵源產生模塊；

所述熵源產生模塊中的一個相互耦合的自定時振蕩環產生的時鐘抖動信號作為隨機數發生器的熵源；

所述FPGA中的延遲鏈由FPGA中的超前進位單元實現；

所述熵源解碼器根據輸入數據的序列，解碼輸出一位隨機數，并將得到的隨機數進行異或操作后送入后處理模塊；

所述后處理模塊將輸入的隨機數進行糾偏，得到隨機數序列；

所述隨機數為二進制隨機數，所述隨機數序列為二進制隨機數序列。

2.根據權利要求1所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述相互耦合的自定時振蕩環由m個n級自定時振蕩環耦合而成；

其中，m和n皆為可調整數目；

n為大于等于3的正整數，m為大于等于2的正整數。

3.根據權利要求2所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述n級自定時振蕩環換由n個多輸入的密勒單元構成；

所述密勒單元由FPGA中的LUT實現。

4.根據權利要求3所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述m個n級耦合自定時振蕩環的每一個密勒單元固定位一個LUT。

5.根據權利要求4所述的基于FPGA的真隨機數發生器構建系統，其特征在于，

所述多輸入的密勒單元包括：多組相同功能的輸入；

其中，至少一組相同功能的輸入用于產生振蕩信號，至少一組相同功能的輸入用于與其他n級自定時振蕩環耦合。

6.根據權利要求2所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述m個n級耦合自定時振蕩環采用均勻間隔傳播模式。

7.根據權利要求2所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述m個n級耦合自定時振蕩環的每一級輸出的時鐘信號分別連接熵提取器。

8.根據權利要求1所述的基于FPGA的真隨機數發生器構建系統，其特征在于，所述的熵提取器包括：FPGA中的延遲鏈和FPGA中的觸發器單元；

所述FPGA中的延遲鏈分別對基于FPGA的真隨機數發生器構建系統的每級抖動輸出信號進行延遲；

所述FPGA中的觸發器單元在同一個時鐘的控制下對延遲鏈中的信號進行采樣，再將采樣信號得到的數值序列輸送給熵源解碼器。

9.一種基于FPGA的真隨機數發生器構建方法，其特征在于，采用權利要求1-8任一項所述的基于FPGA的真隨機數發生器構建系統，構建基于FPGA的真隨機數發生器，提高隨機數的質量和隨機數的產生速度。