[發(fā)明專利]超結半導體裝置及超結半導體裝置的制造方法

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• 申請日: 2020-03-25
• 公開（公告）號: CN111952352A
• 公開（公告）日: 2020-11-17
• 發(fā)明（設計）人: 西村武義;前田涼;菅井勇
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京銘碩知識產(chǎn)權代理有限公司 11286
• 代理人: 張欣;金玉蘭

本發(fā)明提供即使在電荷平衡為“1”的狀態(tài)下也能夠抑制雪崩耐量降低的超結半導體裝置及超結半導體裝置的制造方法。半導體裝置具有供電流流通的有源區(qū)(30)和終端結構部(40)。在第1導電型的半導體基板(1)的正面設置有第1導電型的第1半導體層(2)。在第1半導體層(2)的表面設置有在與正面平行的面中反復交替地配置有第1導電型的第1柱(3)和第2導電型的第2柱(4)的并列pn結構(20)。有源區(qū)(30)的第2柱(4)包含第1區(qū)域(41)和第2區(qū)域(42)，在第1區(qū)域(41)中，第2柱(4)的底面與半導體基板(1)的正面之間的距離比第2區(qū)域(42)中的第2柱(4)的底面與半導體基板(1)的正面之間的距離長。

技術領域

本發(fā)明涉及超結半導體裝置及超結半導體裝置的制造方法。

背景技術

在通常的n型溝道垂直型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：絕緣柵場效應晶體管)中，形成于半導體基板內(nèi)的多個半導體層中的n型漂移層是電阻最高的半導體層。該n型漂移層的電阻對垂直型MOSFET整體的通態(tài)電阻造成大幅影響。垂直型MOSFET整體的通態(tài)電阻的降低能夠通過減薄n型漂移層的厚度并縮短電流路徑來實現(xiàn)。

但是，垂直型MOSFET通過在關斷狀態(tài)使耗盡層向高電阻的n型漂移層擴展，從而還具有保持耐壓的功能。因此，在為了降低通態(tài)電阻而減薄n型漂移層的情況下，關斷狀態(tài)下的耗盡層的擴展距離短，耗盡層立即到達n⁺型半導體基板，耗盡層不再進一步延伸。因此，會立即達到最大電場強度，耐壓降低。另一方面，為了提高垂直型MOSFET的耐壓而需要使n型漂移層的厚度增加，但是通態(tài)電阻增加。將這樣的通態(tài)電阻與耐壓之間的關系稱為權衡關系，通常難以使處于權衡關系的兩方均提高。已知該通態(tài)電阻與耐壓之間的權衡關系在IGBT(Insulated Gate Bipolar Transistor：絕緣柵雙極型晶體管)、雙極晶體管、二極管等半導體裝置中也同樣成立。

作為解決如上的問題的半導體裝置的結構，已知超結(SJ：Super Junction：超結)結構。例如，已知具有超結結構的MOSFET(以下記為SJ-MOSFET)。圖23是表示現(xiàn)有的SJ-MOSFET的結構的截面圖。

如圖23所示，SJ-MOSFET150在高雜質(zhì)濃度的n⁺型半導體基板101使n型層102生長。以從該n型層102的表面不到達n⁺型半導體基板101的深度設置有p型柱區(qū)104。p型柱區(qū)104的底面到達設置于n⁺型半導體基板101與n型層102之間的n型緩沖層102’。在圖23中，p型柱區(qū)104不到達n⁺型半導體基板101，但也可以是到達n⁺型半導體基板101的形態(tài)。

另外，在n型層102中，具有沿與基板主面垂直的方向延伸且在與基板主面平行的面中具有窄的寬度的p型區(qū)(p型柱區(qū)104)與n型區(qū)(n型層102的被相鄰的p型柱區(qū)104夾持的部分，以下稱為n型柱區(qū)103)在與基板主面平行的面中交替反復排列而成的并列結構(以下稱為并列pn區(qū)120)。構成并列pn區(qū)120的p型柱區(qū)104和n型柱區(qū)103是n型層102對應地提高了雜質(zhì)濃度的區(qū)域。在并列pn區(qū)120中，通過使p型柱區(qū)104和n型柱區(qū)103所含的雜質(zhì)濃度大致相等，從而在關斷狀態(tài)下，耗盡層從根據(jù)單元節(jié)距構成的p型柱區(qū)104和n型柱區(qū)103的PN結向p型柱區(qū)104和n型柱區(qū)103內(nèi)橫向(p型柱區(qū)104和n型柱區(qū)103交替反復排列的方向)延伸。單元節(jié)距表示相鄰的柵電極間的間隔。由此，耗盡層容易在橫向上連接而能夠實現(xiàn)高耐壓化。因此，即使增加n型柱區(qū)103的雜質(zhì)濃度，耐壓也不降低，能夠降低通態(tài)電阻。

在SJ-MOSFET150的形成有元件且在導通狀態(tài)時有電流流通的有源區(qū)130側的并列pn區(qū)120上設置有p型基區(qū)105。在p型基區(qū)105的內(nèi)部設置有n⁺型源極區(qū)106。n⁺型源極區(qū)106設置于有源區(qū)130，配置于后述的溝槽柵極結構。