[發明專利]超結半導體裝置及超結半導體裝置的制造方法

在審

• 申請號: 202010215833.5
• 申請日: 2020-03-25
• 公開（公告）號: CN111952352A
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 西村武義;前田涼;菅井勇
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 張欣;金玉蘭

1.一種超結半導體裝置，其特征在于，具有供電流流通的有源區和配置于所述有源區的外側且形成有包圍所述有源區的周圍的耐壓結構的終端結構部，所述超結半導體裝置具備：

第1導電型的半導體基板；

第1導電型的第1半導體層，其設置于所述半導體基板的正面，且雜質濃度比所述半導體基板的雜質濃度低；

并列pn結構，其設置于所述第1半導體層的表面上，且在與所述正面平行的面中反復交替地配置有第1導電型的第1柱和第2導電型的第2柱；

第2導電型的第1半導體區，其設置于所述有源區的所述并列pn結構的表面上；

第1導電型的第2半導體區，其選擇性地設置于所述有源區的所述第1半導體區的表面層；

柵極絕緣膜，其與所述第1半導體區接觸；以及

柵電極，其設置在所述柵極絕緣膜的與接觸所述第1半導體區的面相反側的表面上，

所述有源區的所述第2柱包含第1區域和第2區域，在所述第1區域中，所述第2柱的底面與所述半導體基板的正面之間的距離比所述第2區域中的所述第2柱的底面與所述半導體基板的正面之間的距離長。

2.根據權利要求1所述的超結半導體裝置，其特征在于，所述超結半導體裝置具備貫穿所述第1半導體區和所述第2半導體區并到達所述第1柱的溝槽，

所述柵電極隔著所述柵極絕緣膜設置于所述溝槽的內部。

3.根據權利要求1或2所述的超結半導體裝置，其特征在于，所述第1區域以與相鄰的所述第1區域的間隔為等間隔的方式設置。

4.根據權利要求1～3中任一項所述的超結半導體裝置，其特征在于，所述超結半導體裝置具備電流檢測區，所述電流檢測區具有所述第1半導體層、所述并列pn結構、所述第1半導體區、所述第2半導體區、所述柵極絕緣膜和所述柵電極，

所述電流檢測區的所述第2柱包含第3區域和第4區域，在所述第3區域中，所述第2柱的底面與所述半導體基板的正面之間的距離比所述第4區域中的所述第2柱的底面與所述半導體基板的正面之間的距離長。

5.根據權利要求1～4中任一項所述的超結半導體裝置，其特征在于，所述有源區的所述第2柱的體積為所述有源區的所述第1柱的體積的90％以上。

6.一種超結半導體裝置的制造方法，其特征在于，所述超結半導體裝置具有供電流流通的有源區和配置于所述有源區的外側且形成有包圍所述有源區的周圍的耐壓結構的終端結構部，所述超結半導體裝置的制造方法包括：

第1工序，在第1導電型的半導體基板的正面形成雜質濃度比所述半導體基板的雜質濃度低的第1導電型的第1半導體層；

第2工序，在所述第1半導體層的表面上形成并列pn結構，所述并列pn結構在與所述正面平行的面中反復交替地配置有第1導電型的第1柱和第2導電型的第2柱；

第3工序，在所述有源區的所述并列pn結構的表面上形成第2導電型的第1半導體區；

第4工序，在所述有源區的所述第1半導體區的表面層選擇性地形成第1導電型的第2半導體區；

第5工序，形成與所述第1半導體區接觸的柵極絕緣膜；以及

第6工序，在所述柵極絕緣膜的與接觸于所述第1半導體區的面相反側的表面上形成柵電極，

所述有源區的所述第2柱包含第1區域和第2區域，在所述第2工序中，將所述第1區域中的所述第2柱的底面與所述半導體基板的正面之間的距離形成得比所述第2區域中的所述第2柱的底面與所述半導體基板的正面之間的距離長。

7.一種超結半導體裝置的制造方法，其特征在于，所述超結半導體裝置具有供電流流通的有源區和配置于所述有源區的外側且形成有包圍所述有源區的周圍的耐壓結構的終端結構部，所述超結半導體裝置的制造方法包括：

第1工序，在第1導電型的半導體基板的正面形成雜質濃度比所述半導體基板的雜質濃度低的第1導電型的第1半導體層；

第2工序，在所述第1半導體層的表面上形成并列pn結構，所述并列pn結構在與所述正面平行的面中反復交替地配置有第1導電型的第1柱和第2導電型的第2柱；

第3工序，從所述有源區的所述并列pn結構的上表面向所述半導體基板選擇性地形成到達所述第1柱的溝槽；

第4工序，沿著所述溝槽的形狀形成柵極絕緣膜；

第5工序，在所述柵極絕緣膜的表面上形成柵電極；

第6工序，在所述有源區的所述并列pn結構的表面上形成第2導電型的第1半導體區；以及

第7工序，以與所述溝槽接觸的方式在所述有源區的所述第1半導體區的與所述半導體基板側為相反側的表面層選擇性地形成第1導電型的第2半導體區，

所述有源區的所述第2柱包含第1區域和第2區域，在所述第2工序中，將所述第1區域中的所述第2柱的底面與所述半導體基板的正面之間的距離形成得比所述第2區域中的所述第2柱的底面與所述半導體基板的正面之間的距離長。