[發(fā)明專利]一種信號升速方法及電路

有效

• 申請?zhí)枺?/td>: 202010215017.4
• 申請日: 2020-03-24
• 公開（公告）號: CN111431596B
• 公開（公告）日: 2021-04-02
• 發(fā)明（設(shè)計）人: 尹項托;龔勝民
• 申請（專利權(quán)）人: 中星聯(lián)華科技（北京）有限公司
• 主分類號: H04B10/116
• 分類號: H04B10/116;H04L1/00;H04B14/02;G06F13/42
• 代理公司: 北京路浩知識產(chǎn)權(quán)代理有限公司 11002
• 代理人: 沈雅芬

本發(fā)明實施例公開了一種信號升速方法及電路，所述信號升速方法包括：可編程邏輯門陣列FPGA生成多路第一測試信號，將所述多路第一測試信號中每預(yù)設(shè)數(shù)量路的第一測試信號輸入至一個串行器；各個串行器對預(yù)設(shè)數(shù)量路的第一測試信號進(jìn)行串行升速處理生成各個串行器對應(yīng)的高速測試信號；各個串行器將對應(yīng)的高速測試信號輸入至第一機械開關(guān)，所述第一機械開關(guān)輸出所有高速測試信號中的任一高速測試信號。采用本發(fā)明可以使得基于該信號升速方法能夠測試的速率范圍更大。

技術(shù)領(lǐng)域

本發(fā)明涉及通信技術(shù)領(lǐng)域，具體涉及一種信號升速方法及電路。

背景技術(shù)

隨著光通信技術(shù)的不斷發(fā)展，以光導(dǎo)纖維為傳輸介質(zhì)的光通信系統(tǒng)的傳輸速度也在不斷提高。為保證光通信系統(tǒng)的高效傳輸，如何保證光通信器件的穩(wěn)定性和可靠性也變得尤為重要。

近年來，隨著4K、VR、5G等新業(yè)務(wù)和應(yīng)用的興起，光通信網(wǎng)絡(luò)的流量持續(xù)快速增長。據(jù)統(tǒng)計，自2013年以來，全球網(wǎng)絡(luò)流量的年增長率在30％左右，部分國家網(wǎng)絡(luò)流量的年增長率甚至超過40％。這給全球電信運營商的網(wǎng)絡(luò)都帶來巨大挑戰(zhàn)，采用更高的線路速率提升網(wǎng)絡(luò)傳輸容量成為迫切需求。光通信線路速率正快速從100G升級到400G，甚至800G。因此，IEEE 802.3標(biāo)準(zhǔn)化制定組織開發(fā)了一系列對應(yīng)的規(guī)范。目前正在緊鑼密鼓開發(fā)中的主要是針對單鏈路112Gbps速率電信號的100GBASE-KR/200GBASE-KR2/400GBASE-KR4標(biāo)準(zhǔn)、針對2KM和10KM單模光纖112Gbps速率光信號的100GBASE-FR和100GBASE-LR標(biāo)準(zhǔn)，以及針對EPON/BIDI接入的標(biāo)準(zhǔn)。

在光系統(tǒng)、光器件測試中，需要用碼型發(fā)生器?，F(xiàn)有的碼型發(fā)生器，只能產(chǎn)生光通信協(xié)議中如3.25Gbps、10.3125Gbps、25Gbps等固定速率點，速率低，范圍窄。

發(fā)明內(nèi)容

由于現(xiàn)有技術(shù)存在上述問題，本發(fā)明實施例提出一種信號升速方法及電路。

第一方面，本發(fā)明實施例提出一種信號升速方法，包括：

可編程邏輯門陣列FPGA生成多路第一測試信號，將所述多路第一測試信號中每預(yù)設(shè)數(shù)量路的第一測試信號輸入至一個串行器；

各個串行器對預(yù)設(shè)數(shù)量路的第一測試信號進(jìn)行串行升速處理生成各個串行器對應(yīng)的高速測試信號；

各個串行器將對應(yīng)的高速測試信號輸入至第一機械開關(guān)，所述第一機械開關(guān)輸出所有高速測試信號中的任一高速測試信號。

可選的，所述FPGA包括九個高速管腳輸出接口；所述串行器包括兩個四路串行器和一個二路串行器；所述預(yù)設(shè)數(shù)量路為四路；

所述可編程邏輯門陣列FPGA輸出多路第一測試信號，將所述多路第一測試信號中每預(yù)設(shè)數(shù)量路的第一測試信號至一個串行器，包括：

所述FPGA將第一高速管腳輸出接口輸出的第一測試信號輸入至所述第一機械開關(guān)；

所述FPGA將除所述第一高速管腳輸出接口外的八個高速管腳輸出接口輸出的八路第一測試信號中，每四路第一測試信號輸入至一個四路串行器；

所述各個串行器對預(yù)設(shè)數(shù)量路的第一測試信號進(jìn)行串行升速處理生成各個串行器對應(yīng)的高速測試信號，包括：

每個四路串行器對所述FPGA輸入的四路第一測試信號進(jìn)行串行升速處理，生成每個四路串行器對應(yīng)的第一高速測試信號；

所述每個四路串行器將對應(yīng)的第一高速測試信號輸入至所述二路串行器，所述二路串行器對所有第一高速測試信號進(jìn)行串行升速處理，生成所述二路串行器對應(yīng)的第二高速測試信號；

所述FPGA還包括一個標(biāo)準(zhǔn)管腳輸出接口，所述信號升速方法還包括：

所述FPGA將標(biāo)準(zhǔn)管腳輸出接口輸出的標(biāo)準(zhǔn)測試信號，及所述第一高速管腳輸出接口輸出的第一測試信號，輸入至標(biāo)準(zhǔn)機械開關(guān)；